BER

1. 3 秒看懂

位元誤位元速率（Bit Error Rate，簡稱 BER） 衡量數字訊號從傳送端到接收端，每傳多少個位元會錯一個。它是一個比值——錯誤位元數除以傳輸總位元數，數值越小，鏈路越可靠。典型的優秀系統可低至 1E-12（每傳輸 1 萬億個位元才錯 1 個），而嚴重劣化的鏈路可能高達 1E-2（每 100 個位元就錯 1 個）[汽車測試網]。BER 是物理層最底層的“信用評分”，直接決定上層協議是否還能正常工作。

2. 3 分鐘產業解釋

誤位元速率是數字通訊系統端到端效能的核心量化指標，橫跨發射機、通道（傳輸介質）與接收機全部三個物理環節[VIAVI]。它不是紙上推算出的理論值，而是一把用真實位元流去卡測“訊號到底經歷了多少損傷”的實物量尺。只要系統傳輸的是位元流——無論是光模組、PCIe 匯流排、USB 介面、乙太網路、DDR 記憶體介面還是 5G 前傳——BER 就可以用一種叫誤碼儀（BERT，Bit Error Rate Tester） 的專用儀器進行可重複的量化測試。

一臺完整的 BERT 在傳送端用碼型發生器（Pattern Generator，PG）連續迴圈地發出已知的測試碼型（如 PRBS 偽隨機位元序列），訊號經過被測裝置（DUT）或鏈路後到達接收端，由誤碼檢測器（Error Detector，ED）按位元逐一與本地儲存的正確參考碼型進行比對。任何不一致之處即計為一個誤碼。最終 BER 由計數器直接算出：BER = 錯誤位元數 ÷ 傳輸總位元數[汽車測試網]。為提高測試的真實性，高階 BERT 還能在發端精確注入抖動（如隨機抖動 RJ、週期抖動 PJ、正弦抖動 SJ）、噪聲和幅度損傷，復現裝置在真實惡劣環境下可能遭遇的極端工況，完成所謂的“壓力眼測試”，是高速介面從晶片研發到產線質檢都繞不開的關鍵裝備[榮測科技]。

3. 技術原理

3.1 測量機制：比對法消除資訊不確定性

BERT 的設計前提極為簡潔：既然發端發出的位元序列是 100% 已知 的，那麼收端收到的位元序列中，任何與已知序列不一致的地方，都只能歸因於通道和收發器引入的損傷。測量流程為：

誤碼測試系統基本架構（ASCII）：
[碼型發生器 PG] → [損傷注入（抖動/噪聲/衰減）] → [被測裝置 DUT]
                                                       ↓
                                               [時鐘恢復 CDR]
                                                       ↓
           ←—————— [逐位元比對器] ←—————— [誤碼檢測器 ED]
                            ↓
                    [錯誤計數器/除法器] → BER = N_err / N_total

PG 以目標速率連續迴圈傳送標準化測試序列，最常用的是 PRBS7、PRBS9、PRBS11、PRBS15、PRBS23、PRBS31（偽隨機二進位制序列），也支援使用者自定義的 PAM4 序列或協議特定的合規碼型[榮測科技]。PRBS 的數學結構可由線性反饋移位暫存器（LFSR）生成，其頻譜特性和統計分佈極接近真實的隨機資料流，同時具備可控的遊程長度，方便偵測因不同頻率分量衰減或突發干擾導致的誤碼。

收端 ED 通過共享時鐘或從資料本身恢復出的時鐘（CDR），與發端保持位元級同步。其內部包含一個與 PG 完全同步的本地參考碼型發生器。它持續將收到的每個位元與本地生成的參考位元進行 XOR 運算——只要二者不一致，就輸出一個錯誤脈衝並累加計數。## 4. 關鍵引數

誤位元速率不是一個孤立的數字，只有配合以下引數一起解讀才具備工程意義：

• 置信度（Confidence Level） ：任何 BER 測量本質上是對無限總體的有限抽樣估計。為保證結果在統計上可靠，工業測試通常要求 95% 置信水平。在此前提下，測試必須連續無誤地傳輸足夠多的位元，才能“證明”鏈路達到了目標 BER。例如，若要以 95% 置信度驗證某系統 BER ≤ 1E-12，理論上需要至少無錯誤地傳輸約 3×10¹² 位元。在 10Gbps 速率下，這約合 300 秒。實際測程會因同步開銷和重啟緩衝等而更長。

• 最小可檢測 BER：受測試時間成本約束，一般商用高階誤碼儀可將本底 BER 測試至 1E-12 甚至 1E-15 級別（超長時連續測量）。系統級優於 1E-15 的無誤碼錶現，通常需結合 FEC 糾正後的等效推算[榮測科技；產業調研網]。

• 誤碼秒（Errored Seconds，ES） ：統計在 1 秒時間段內至少出現 1 個錯誤位元的秒數，可反映錯誤的突發性與分佈特徵。一條平均 BER 為 1E-12 的鏈路，若全部錯誤集中在少數幾個 ES 中，對即時影片或無重傳協議的破壞性遠大於錯誤均勻隨機分佈的情形——此時單憑 BER 完全無法暴露問題。

• 壓力眼測試（Stressed Eye Test） ：通過注入精確定義的抖動和噪聲，人為將眼圖閉合到標準規定的極限模板，驗證接收機在此極限條件下能否仍然維持目標 BER。這是 PCI-SIG（PCIe）、USB-IF 等認證的強制專案。

• PAM4 場景下的 BER：在 56Gbaud PAM4（脈衝幅度調變-4 電平）訊號中，每個符號攜帶 2 個位元，但眼圖垂直開口僅為傳統 NRZ 訊號的約 1/3，同等訊雜比下的原始 BER 會急劇惡化。業界因此普遍接受 pre-FEC BER 在 2E-4 量級即可，然後依賴前向糾錯（FEC）將其糾正到 1E-12 至 1E-15 的系統級無誤碼水平[榮測科技]。

5. 技術路線

5.1 演進簡史

• 1950s–1970s（手工比對時代） ：低速載波和早期數字通訊中，操作員用示波器目測或打孔卡人工比對接收到的一幀幀位元塊，耗時巨大且難以保證統計置信度。
• 1980s（偽隨機序列與專用儀表萌芽） ：隨 PDH（準同步數字系列）和光纖通訊興起，出現可生成 PRBS 的早期獨立誤碼儀，最高速率多在 155Mbps 以下。
• 1990s（SDH/SONET 體系） ：BERT 整合進傳輸分析儀，支援 2.5Gbps 級速率與 G.821/G.826 等標準對映測試，可系統化測量誤碼秒、嚴重誤碼秒等指標。
• 2000s（高速序列匯流排爆發） ：PCIe、SATA、USB 3.x、HDMI 等高速序列介面替代並行匯流排，BERT 全面引入抖動注入與眼圖分析功能，成為 SERDES（序列器/解串器）PHY 驗證的核心工具。
• 2010s（100G–400G 與 PAM4 轉型） ：為支援 100G 以上速率，BERT 必須支援 56/112Gbaud PAM4 碼型生成與分析，並整合 FEC 解析，明確區分 pre-FEC BER 與 post-FEC BER，滿足資料中心內部互聯的測試需求。
• 2020s 至今（1.6T 與多協議融合） ：支援 224Gbaud PAM4 訊號，採用模組化架構以在同一平台上靈活切換光口與電口，支援自動化指令碼與遠端測試，並向多協議統一平台演進[產業調研網；VIAVI]。

5.2 技術路線對比

特性	低速率誤碼儀（<10Gbps）	高速誤碼儀（100G–800G）	超高速系統（1.6T+，全鏈路）
主流編碼	NRZ	NRZ 與 PAM4（32/56/112Gbaud）	PAM4（112/224Gbaud）
典型速率覆蓋	155Mbps – 10Gbps	40Gbps – 800Gbps	800Gbps – 1.6Tbps
可測 BER 下限（標準測試）	~1E-12	~1E-12（電）；~1E-15（光，藉助 FEC 推算）	<1E-15（系統級等效）
損傷注入能力	基礎抖動注入	獨立 RJ/PJ/SJ，精確噪聲注入，通道插損模擬	多維度損傷模擬（色散、非線性、多通道串擾）
關鍵功能	單通道誤碼統計	多通道並行，壓力眼測試，pre-FEC BER	全棧 FEC 分析，自動化遠端測試，AI 輔助診斷
參考協議	E1/T1，低速同步序列	100G/400G Ethernet，PCIe 4.0/5.0，JESD204B/C	800G/1.6T Ethernet，PCIe 6.0，CXL
代表性品牌（部分列舉）	聯訊，瑞鴻	普賽斯，中星聯華，Keysight，Anritsu	Keysight，Anritsu，中星聯華等（高階）

• 注：型號與效能資料綜合自[榮測科技]；[產業調研網]；[汽車測試網]。

6. 上游

誤位元速率測試儀器的上游核心元件與技術供應鏈主要包括：

• 高速半導體晶片：超高速 DAC/ADC（數模/模數轉換器）、PRBS 硬體編解碼器、PAM4 SerDes IP 核、高效能 FPGA/ASIC。這些決定了誤碼儀所能達到的最大速率和訊號質量本底。
• 超低抖動時鐘源：誤碼儀自身必須擁有遠優於被測裝置的時鐘效能，以確保注入抖動和測量結果不會被儀器自身的相位噪聲汙染。銣鍾、高品質晶體振盪器與時鐘淨化電路是其關鍵。
• 射頻與微波器件：寬頻模擬前端、可調諧雷射器、高速光電探測器、精密衰減器與寬頻放大器，用於建置光口與電口的測試通道。
• 軟體與演算法：PRBS 碼型生成演算法、FEC 編解碼模擬庫、抖動分離演算法、自動化測試指令碼環境（如 Python/MATLAB 整合介面），構成儀器的“軟實力”部分。

7. 下游

誤位元速率測試的應用場景覆蓋從晶片設計到網路運維的完整生命週期：

• 晶片與 IP 研發：高速 SerDes IP、交換晶片、PHY 晶片、光模組 DSP 晶片的物理層效能驗證與極限挑戰。研發階段需要在遠超標準要求的極端條件下探明真實餘量。
• 認證與合規測試：PCI-SIG（PCIe 各代）、USB-IF、IEEE 802.3（乙太網路各速率等級）、InfiniBand 等國際標準均明確了接收端在特定壓力條件下必須滿足的 BER 閾值。只有使用認證級 BERT 的壓力眼測試才可提交合規報告。
• 產線製造：光模組、伺服器主機板、交換器線卡、高速背板出廠前的高速多通道並行 BER 功能篩查。產線側對測試節拍、自動化程度和一次通過率極其敏感。
• 通訊基礎設施驗收與運維：5G 前傳/回傳（eCPRI）、資料中心內部互聯（DCI）、儲存區域網路（SAN）在裝置安裝、系統除錯和故障排查階段，行動式或機架式 BERT 可快速定位物理層鏈路故障。

8. 受益公司

誤位元速率測試儀器處於高速通訊產業鏈的“賣水人”位置，主要受益方包括：

• 是德科技（Keysight Technologies，NYSE：KEYS） ：全球高速數字測試領域的份額領先者，從任意波形發生器到誤碼儀再到示波器，覆蓋 10G 到 224Gbaud PAM4 完整鏈路，是 PCIe 5.0/6.0 等認證的標準級參考儀器供應商。

• 安立（Anritsu，TYO：6754） ：其 MP1900A 系列誤碼儀在訊號完整性方面擁有業內公認的優秀效能，在 400G/800G 光模組與 PAM4 物理層測試市場佔有重要份額。

• 中星聯華（Sinolink Technologies，非上市） ：國內高階誤碼儀的先行廠商，在高速序列匯流排、微波光子與 PAM4 BERT 方面提供完整方案，400G/800G 產品已進入國內主流光模組和晶片廠商的驗證與採購體系[榮測科技]。

• EXFO（NASDAQ：EXFO，已私有化），Teledyne LeCroy（NYSE：TDY） 等也在特定細分場景擁有忠實使用者群和差異化方案。

• 宣告：以上僅為產業格局陳述，不構成任何投資建議。

9. 市場規模

關於誤位元速率測試儀的專項全球市場規模，公開資料未揭露單一精確數值。據產業調研網 2024–2025 年度趨勢報告定性判斷，在 5G 持續部署、資料中心從 100G/400G 向 800G 加速升級、AI 算力叢集對高頻寬低延遲互聯需求爆發的共同驅動下，誤位元速率測試儀器 2023–2025 年處於快速擴張通道[產業調研網]。

• 區域格局：全球高階市場仍由 Keysight、Anritsu、EXFO 等日美歐廠商主導。中國方面，100G 速率段的國產化覆蓋率已有顯著提升；在 400G/800G 測試儀器領域，中星聯華、普賽斯等已實現規模化商用；但在 50Gbaud PAM4 單通道、1.6T 超高速以及超低本底誤碼、複雜鏈路模擬等頂尖維度，進口高階裝置仍然佔據主要市場[產業調研網]。

• 驅動力：“PAM4 + 224Gbaud”技術迭代推動新一代測試儀器全面更新，多通道並行測試能力、軟體自動化測試以及 AI 輔助誤碼定位和診斷，構成下一輪競爭的重心[產業調研網]。

• 注：以上定性趨勢來源於行業調研，具體逐年市場空間數字詳見專業第三方諮詢機構的付費報告。

10. 玩家對比

誤位元速率測試領域的競爭本質上圍繞速率覆蓋、訊號完整性、測試生態與自動化能力四大維度展開：

• Keysight vs Anritsu：兩家佔據最高階市場，在 224Gbaud PAM4、多通道並行、壓力眼接收機測試和標準合規認證領域互為最重要對手。Keysight 強項在於從模擬軟體（ADS）到物理儀器的全流程無縫銜接；Anritsu 強項在於業界公認的低本底噪聲和高精度時鐘恢復。

• 國產廠商（中星聯華、普賽斯）的競爭策略：不追求在超高階追趕所有引數，而是針對當前國內需求量最大的 400G/800G 光模組和 112Gbaud SerDes PAM4 場景，提供價效比優越、技術支援響應迅速的本土方案。一旦通過國內頭部模組和晶片設計廠商認證，其在本土市場放量速度往往快於國際品牌[榮測科技]。

• 中低速率市場：參與者更多，價格競爭激烈。聯訊、瑞鴻等國內廠商及一些行業專用裝置商在 10G 及以下市場佔據大量份額，但這些市場的單臺均價遠低於高速儀器，獲利池與高速市場不在同一量級。

• 注：產能、市場份額具體百分比在公開渠道未見統一資料來源，以上為基於行業調研的競爭格局梳理。

11. 風險

• 技術迭代風險：每代乙太網路和 PCIe 速率的翻倍增，對誤碼儀的本底抖動、頻寬和通道密度的要求呈指數提升。若儀器廠商不能同步推出穩定可量產的新一代產品，將在換代視窗期丟失客戶。
• 地緣政策與出口管制風險：高階誤碼儀長期被列入部分國家管控清單，尤其 >50Gbaud 級別的超高速儀表，供應穩定性和售後支援受到地緣政策影響。這對依賴進口儀器的下游廠商構成供應鏈安全風險。
• 標準化延遲或碎片化風險：若下一代 1.6T 或 PCIe 7.0 等標準因技術或市場原因落地速度慢於預期，將導致測試裝置採購需求延後。若出現多種競爭性物理層標準，則將抬升儀器廠商的研發與相容成本。
• 國產化驗證長週期風險：國產中高階 BERT 雖已取得技術突破，但從送樣、通過晶片與模組廠商內部認證到大規模採購替換，仍需較長時間，銷售放量節奏若慢於市場預期，將對投入回報形成壓力。

12. 誤讀糾偏

• 誤讀 1：“BER = 1E-12，意味著每間隔 10¹² 個位元必定出現一個錯誤。”

  • 糾偏：BER 是一個長期統計機率，不是均勻分佈的時鐘節奏。即便業務 BER 為 1E-12 的鏈路，也可能在某 1 秒內因串擾、電源瞬變或時鐘瞬時失鎖而出現成百上千個連續突發錯誤，之後又長時間無誤。必須結合誤碼秒、嚴重誤碼秒和突發長度分佈才能完整評估鏈路業務的真實影響[VIAVI；汽車測試網]。

• 誤讀 2：“只要 pre-FEC BER 達標就夠了，post-FEC 怎樣無所謂。”

  • 糾偏：post-FEC BER（通常要求 1E-15 甚至更低）才是系統執行質量的最終判定依據，直接關係到是否發生實際資料幀丟失。pre-FEC BER 是為工程快速測量而生，用來評估物理層鏈路預算和餘量。當一個 PAM4 鏈路的 pre-FEC BER 為 2E-4，剛好觸及 FEC 能力門限時，物理層幾乎沒有任何餘量；微小的溫度漂移或器件老化就可能使 post-FEC 誤位元速率急劇惡化，產生業務中斷。

• 誤讀 3：“誤碼儀都能測序列口，買一臺就通吃一切。”

  • 糾偏：不同介面的物理層在碼型、時鐘嵌入方式（前向時鍾 vs 從資料恢復時鐘）、均衡方案（CTLE/DFE）和抖動容限模板上差異巨大。PCIe 的嵌入式時鐘架構和 100G 乙太網路 CAUI-4 介面幾乎無法用同一種設定覆蓋。高階模組化 BERT 可以更換不同子卡來覆蓋多種協議，但絕不存在“一個配置適配所有介面”的情況。此外，射頻領域的向量訊號分析儀和誤碼儀的測量機制完全不同（模擬向量分析 vs 數字位元比對），不能混淆[榮測科技]。

13. 最新事件

• 1.6T 乙太網路與 224Gbaud PAM4 測試加速落地：IEEE 和 OIF 在 2023–2024 年持續推進 1.6T 光介面與電介面標準制定，頭部誤碼儀廠商已陸續釋出支援 224Gbaud PAM4 的誤碼儀平台，向頭部光模組和晶片廠商送樣並聯合調試[產業調研網]。

• PCIe 6.0 認證測試就緒：隨 PCIe 6.0（64GT/s，PAM4 信令）標準正式釋出，各主要儀器廠商已完成對應接收機壓力眼測試方案的釋出，並在 PCI-SIG 認證研討會上進行一致性測試演示。這將為 2024–2026 年的伺服器和資料中心互聯升級鋪路。

• 國產 400G/800G 誤碼儀在主流模組廠放量：榮測科技等渠道資訊顯示，2024 年國產中星聯華等品牌的 400G/800G 誤碼儀已獲得多家國內頭部光模組與交換晶片廠商驗證通過並進入批次採購階段[榮測科技]。

• 注：以上資訊基於 2024–2025 上半年的公開技術動態與行業研究報告摘要，具體型號和數量建議關注對應廠商官方新聞。

14. 追蹤指標

• 行業旗艦速率商用節點：關注頭部光模組和交換器廠商 1.6T 產品的量產發貨時間與物理層測試需求招標公告，這是誤碼儀進入下一代生命週期的關鍵訊號。
• PCI-SIG 合規認證實驗室裝置名錄更新：每次 PCIe 新代際認證開啟，實驗室選購的 BERT 型號可作為行業事實標準的風向標。
• 國產儀器進入 Tier 1 供應鏈的資訊：國內高速誤碼儀品牌正式進入北美或全球頭部數通裝置商採購清單的訊息，是判斷國產高階測試儀器質變的重要里程碑（就公開資訊而言，目前在這方面進展仍在持續驗證中）。
• FEC 門限與 pre-FEC BER 餘量的行業共識：IEEE 或 OIF 在下一代標準討論中，是否進一步收緊 pre-FEC BER 門限（例如從 2E-4 提至 1E-4 以下），會直接影響儀器本底精度需求和物理層設計難度，進而影響 BERT 的升級緊迫度。

15. 信源

• [VIAVI] VIAVI Solutions， 《Bit Error Rate Test (BERT) 基礎介紹》， 官方技術白皮書。

• [汽車測試網] 《輕科普：誤碼儀 (BERT) 架構及測試原理解析》， 汽車測試網， 2023–2024。

• [Felix-AET] 《常見序列通訊協議誤位元速率 (BER) 比較》， Felix評測/電子技術應用， 相關技術部落格。

• [榮測科技] 《誤碼分析儀 (BERT) 選型暨技術整合報告》， 榮測科技， 2024。

• [產業調研網] 《2025–2026 年度誤位元速率測試儀行業現狀調研與市場發展前景趨勢分析報告》， 產業調研網（引用定性趨勢部分）。

• 是德科技（Keysight）， 《高速數字介面測試技術手冊》；安立（Anritsu）， MP1900A 系列產品應用指南——建議關注官網最新英文版本。

• 各標準組織（IEEE 802.3， PCI-SIG， OIF）公開的技術規範與認證測試流程文件（特定門限數值以對應標準正式版為準）。

• 宣告：本文所有行業趨勢敘述僅用於技術知識共享，不構成任何形式的購買建議、投資建議或業績預測。“公開資料未見”指截至編寫之時從上述公開免費信源中未查到統一、權威的可引數字。