Cable Equalization（線纜均衡）
3 秒看懂
一句話定義： Cable Equalization（線纜均衡）是高速序列鏈路中對抗傳輸介質頻率選擇性衰減的訊號補償技術——發射端或接收端通過有源/數字濾波器”預先抬高高頻、壓低低頻”或”事後修補”，讓遠端眼圖重新張開。
一句話價值： 沒有均衡，800G/1.6T 光模組介面、PCIe 5.0/6.0、NVLink 等 AI 算力互聯全部”跑不通”。它是 AI 基礎設施高速互連的隱形基座。
3 分鐘產業解釋
為什麼 AI 產業鏈離不開線纜均衡？
AI 叢集的算力擴張本質上是一場”頻寬競賽”：
- 單卡算力靠製程推進（從 7nm → 5nm → 3nm），但瓶頸正在從計算轉向通訊。
- 一塊高階 AI 加速卡（如 NVIDIA H100/B100、AMD MI300X）需要通過 NVLink、PCIe 5.0/6.0、800G 乙太網路 等介面向外吞吐資料。
- 這些介面的單通道速率已從 ~8 Gbps（NRZ, PCIe 3.0 時代）飆升到 100+ Gbps（PAM4, 800G 乙太網路） 甚至 200 Gbps（PAM4, 1.6T 乙太網路前沿）。
核心矛盾： 傳輸介質（PCB 走線、銅纜、聯結器）的衰減隨頻率升高而急劇增大——典型 FR4 PCB 走線在 25 GHz 頻點的插入損耗可達 ~1–2 dB/inch（量級估算，依疊層和銅粗糙度差異較大）。如果不做均衡補償，訊號到達接收端時已嚴重失真，眼圖閉合，誤位元速率飆升。
線纜均衡就是解決這個問題的”中介軟體”——它嵌入在每一個高速 SerDes（序列/解串器）PHY 的發射端（Tx）和接收端（Rx）中，是連線 AI 晶片與交換晶片、連線 GPU 與 GPU 的”血管彈性調節器”。
產業格局速覽
| 環節 | 關鍵角色 | 說明 |
|---|---|---|
| SerDes IP 授權 | Synopsys、Cadence、Alphawave、Marvell（定製 ASIC） | 提供內含均衡器的高速 PHY IP |
| 網路交換晶片 | Broadcom、NVIDIA、Marvell | 晶片內建多通道 SerDes，均衡是核心類比電路 |
| 光模組/聯結器 | Coherent、Lumentum、中際旭創、光迅科技 | 光模組內部 DSP 也含均衡功能 |
| 測試與測量 | Keysight、Tektronix、Anritsu | 提供通道模擬與均衡驗證工具 |
15 分鐘專家深入
從物理層看問題根源
高速訊號在銅介質中傳播時遭受兩類頻率相關損耗：
- 趨膚效應損耗（Skin Effect Loss）： 高頻電流集中在導體表面薄層，有效電阻隨 √f 增大，導致損耗按 √f 比例上升。
- 介質損耗（Dielectric Loss）： PCB 介質材料的損耗因子（Df / tan δ）導致訊號能量轉化為熱量，損耗與頻率 f 成正比。
兩類疊加後，通道整體插入損耗（Insertion Loss, IL）近似與 f 的 0.5–1.0 次方成正比（冪指數取決於哪種損耗主導）。這意味著 50 GHz 的損耗可能比 1 GHz 高出 20–40 dB（通道長度和材料相關）。
均衡的基本哲學
發射端視角（Tx 端）:
"我預知你會衰減高頻 → 我預先放大高頻分量"
→ 稱為 Pre-emphasis / De-emphasis / FFE（前饋均衡）
接收端視角（Rx 端）:
"訊號已經畸變了 → 我在接收端用濾波器修補"
→ 稱為 CTLE（連續時間線性均衡器）/ DFE（判決反饋均衡器）
聯合策略（Tx + Rx 聯合均衡）:
→ 現代高速 SerDes 的標配，如 PCIe 5.0/6.0、112G SerDes四大均衡技術詳解
1. Tx 端 FFE（Feed-Forward Equalizer，前饋均衡）
原理：對發射波形進行 FIR 濾波。當前碼元和前後相鄰碼元（pre-cursor、post-cursor）按不同權重疊加：
y[n] = Σ c[k] · x[n-k], k = -N_pre, ..., 0, ..., N_post
典型係數:
c[0] (main tap) : 主抽頭，決定主訊號幅度
c[-1] (pre-cursor) : 前標抽頭（負值，抑制碼間干擾 ISI）
c[1] (post-cursor) : 後標抽頭（負值，抑制拖尾 ISI）
實現方式: 數字 FIR → DAC 輸出；或模擬延時線 + 加權求和Tx FFE 的好處是不增加接收端噪聲，但會提高發射訊號的峰均比（PAPR），可能觸發發射機線性度問題。
2. CTLE（Continuous-Time Linear Equalizer，連續時間線性均衡器）
原理：在接收端輸入級放置一個模擬高通濾波器，在 Nyquist 頻率附近提供增益提升（boost），衰減低頻。
CTLE 傳輸函式（簡化二階模型）:
s/ω_z1 + 1
H(s) = A_DC × ------------------ × (高頻增益提升)
s/ω_p1 + 1
典型引數:
- 低頻增益（DC gain）: 可調，通常 0 dB 附近或略衰減
- 峰值增益（Peak boost）: 在 Nyquist 頻率處可達 10–20 dB（依通道損耗配置）
- 峰值頻率: 依目標資料率調整
- 通常有多個檔位（如 8–16 檔）可程式設計CTLE 是線性均衡，會同時放大訊號和噪聲——在訊雜比很低時效果受限。
3. DFE（Decision Feedback Equalizer，判決反饋均衡器）
原理：非線性均衡。利用已判決的位元來消除它們對當前位元的 ISI 影響。
DFE 結構:
輸入 ──→ [+] ──→ 判決器 ──→ y[n] (已判決輸出)
↑ │
│ ┌──────────┘
│ ↓
[-] ←── [z^-1] ←── [b1] ──→ (第一抽頭反饋)
│
↓
[z^-1] ←── [b2] ──→ (第二抽頭反饋)
...
y[n] = sign(x[n] - b1·y[n-1] - b2·y[n-2] - ...)
關鍵特徵:
- 不放大噪聲（只對已判決的確定訊號做減法）
- 第一抽頭必須在一個 UI（Unit Interval）內完成判決+反饋
→ 112 Gbps PAM4 下，UI ≈ 17.86 ps → 電路設計極端挑戰
- 典型抽頭數: 8–24 個 post-cursor 抽頭（資料率和設計折中）DFE 的最大優勢是不放大噪聲，但它是非線性的，存在**差錯傳播（Error Propagation）**問題。
4. CTLE + DFE 聯合（現代 SerDes 標配）
典型 112G SerDes 接收端訊號鏈:
通道輸出 ──→ [LNA/可變增益] ──→ [CTLE] ──→ [ADC (if DSP-based)] ──→ [DFE+DSP]
或
通道輸出 ──→ [CTLE] ──→ [Slicer] ──→ [DFE 反饋]
聯合優勢:
- CTLE 先粗調（線性，補償大塊高頻損耗）
- DFE 精修 ISI 殘餘（非線性，不增噪）
- 聯合使用可覆蓋 ~35–40 dB 通道損耗（112G PAM4, 估算值，依實現差異）與 PAM4 調變的關係
從 NRZ（2 電平）過渡到 PAM4（4 電平），每個符號攜帶 2 bit，但眼高縮小約 1/3，對均衡精度和 SNR 要求更嚴苛。這直接驅動了：
- 均衡器抽頭數增多
- DFE 第一抽頭時序更緊
- 部分方案引入 DSP-based 均衡（ADC 取樣後全數字處理）
與 AI 互聯的具體關聯
| AI 互聯介面 | 單通道速率 | 調變方式 | 均衡依賴度 |
|---|---|---|---|
| PCIe 5.0 | 32 GT/s | NRZ | 高（CTLE+DFE 必須） |
| PCIe 6.0 | 64 GT/s | PAM4 + FEC | 極高（加 DSP 均衡） |
| NVLink 4 (H100) | ~50 Gbps/lane [供應鏈估算] | PAM4 | 極高 |
| NVLink 5 (B100/B200) | ~100 Gbps/lane [供應鏈估算] | PAM4 | 極高 |
| 800G 乙太網路 | 106.25 Gbps/lane | PAM4 | 極高 |
| 1.6T 乙太網路（前沿） | 200 Gbps/lane | PAM4 或更高階 | 極端挑戰 |
技術原理（最深一層）
通道建模基礎
通道可以用 S 引數（散射引數）表徵:
S21(f) = 傳輸係數（插入損耗的核心指標）
對於典型的高速銅纜/PCB 走線:
|S21(f)|² ≈ e^(-α·√f - β·f) · 其他諧振項
其中:
α·√f 項 → 趨膚效應
β·f 項 → 介質損耗
通道長度越長、頻率越高，|S21| 越差。均衡器的頻域視角
理想均衡器的目標:
H_eq(f) × H_channel(f) = H_flat (理想平坦響應)
即 H_eq(f) = 1 / H_channel(f) → 通道逆濾波器
但實際上:
- 通道在 Nyquist 頻率處可能有 30–40 dB 衰減
- 完全逆補償意味著在高頻增益 30–40 dB → 噪聲也放大 30–40 dB
- 所以實際設計是折中: CTLE 補償大部分 + DFE 處理殘餘 ISI聯合均衡的系統設計空間
均衡器設計的核心權衡:
┌─────────────────────────────────────────────────────────┐
│ 設計自由度 受限因素 │
├─────────────────────────────────────────────────────────┤
│ CTLE 峰值增益 ↑ → 等效輸入噪聲 ↑ │
│ CTLE 峰值增益 ↓ → DFE 負擔 ↑, ISI 殘餘 ↑ │
│ DFE 抽頭數 ↑ → 功耗 ↑, 面積 ↑ │
│ DFE 第一抽頭時序緊 → 最高資料率受限 │
│ FFE pre-cursor ↑ → Tx 峰均比 ↑, 線性度要求 ↑ │
│ 聯合最佳化 Tx+Rx → 需要鏈路協商（如 PCIe EQ 協商） │
└─────────────────────────────────────────────────────────┘
PCIe 規範定義了多檔位均衡設定（Preset），在鏈路訓練（Link Training）
階段通過協商選擇最優 Tx FFE 係數 + Rx CTLE/DFE 配置。112G SerDes 中的前沿挑戰
在 112 Gbps PAM4（符號率 56 Gbaud，UI ≈ 17.86 ps）下：
- DFE 第一抽頭時序：必須在約 17–18 ps 內完成比較→判決→反饋（NRZ 眼寬），這對類比電路速度是極端考驗。常用 loop-unrolling（展開）技術來放鬆時序——用兩個並行 slicer 預判兩種可能，選擇器選擇正確結果。
- CTLE 多模可調：需要覆蓋從短走線（~幾 dB 損耗）到長背板（~35+ dB 損耗）的寬範圍場景。
- 工藝節點：先進 SerDes IP 通常在 5nm / 4nm / 3nm 節點實現（用於高效能網路/資料中心晶片），也有在 7nm/12nm 節點實現的中速方案。具體選擇取決於功耗、面積和目標資料率的權衡。
技術演進史
| 時代 | 資料率 | 調變 | 均衡技術 | 關鍵節點 |
|---|---|---|---|---|
| ~2000 年代初 | 1–3 Gbps | NRZ | Tx Pre-emphasis 簡單 de-emphasis | PCIe 1.0/2.0, SATA |
| ~2008–2012 | 5–10 Gbps | NRZ | CTLE + DFE 開始成為標配 | PCIe 3.0 (8 GT/s), 10G 乙太網路 |
| ~2015–2018 | 25–28 Gbps | NRZ | CTLE + DFE（多抽頭）+ Tx FFE | 25G/100G 乙太網路, PCIe 4.0 |
| ~2019–2022 | 50–56 Gbps | PAM4 | CTLE + DFE + ADC-DSP 均衡出現 | 50G/lane SerDes, 400G 乙太網路 |
| ~2022–至今 | 100–112 Gbps | PAM4 | 全整合 Tx FFE + CTLE + DFE + DSP | 112G SerDes, 800G 乙太網路, PCIe 5.0/6.0 |
| 前沿探索 | 200+ Gbps | PAM4/PAM6/更多電平 | DSP-dominant 均衡，均衡器複雜度劇增 | 1.6T 乙太網路研究中 |
趨勢： 均衡的重心正從”模擬前端”向”數字後端”（DSP）遷移。當通道損耗超過模擬均衡能力時，ADC 直接取樣後用全數字均衡/均衡+FEC 聯合處理是必然方向。
技術路線對比
均衡技術量化對比
| 指標 | Tx FFE | CTLE | DFE | DSP-based 均衡 |
|---|---|---|---|---|
| 位置 | 發射端 | 接收端（模擬） | 接收端（模擬/混合） | 接收端（數字後端） |
| 線性/非線性 | 線性 | 線性 | 非線性 | 均可 |
| 噪聲影響 | 不增 Rx 噪聲 | 放大 Rx 噪聲 | 不放大噪聲 | 依演算法而定 |
| 典型補償能力 | ~6–12 dB [估算] | ~15–20 dB [估算] | ~15–25 dB [估算] | ~30+ dB（全數字） |
| 功耗開銷 | 低 | 中 | 中-高 | 高（含 ADC） |
| 面積開銷 | 低 | 中 | 中-高 | 高 |
| 時序挑戰 | 低 | 低 | 高（第一抽頭） | 低（數字處理） |
| 適用場景 | 所有高速 Tx | Rx 前端標配 | 高損耗通道標配 | 極高速/極長通道 |
NRZ vs PAM4 對均衡的影響
| 指標 | NRZ (如 PCIe 3.0/4.0) | PAM4 (如 112G SerDes) |
|---|---|---|
| 每符號 bit 數 | 1 | 2 |
| 眼高（相對） | 1× | ~1/3× |
| 均衡精度要求 | 中 | 極高 |
| 對 DFE 抽頭數需求 | 8–16 | 16–32+ |
| 是否需要 DSP 均衡 | 通常不需要 | 高損耗場景需要 |
| FEC 是否必須 | 可選 | 通常必須（如 PCIe 6.0 引入 FEC） |
上下游
上游（均衡器的”輸入”）
| 環節 | 代表 | 說明 |
|---|---|---|
| 高速 PCB 材料 | Rogers、松下 Megtron 6/7、生益科技 | 低 Df 介質降低通道損耗→減輕均衡負擔 |
| 聯結器 | Amphenol、TE Connectivity、Molex | 聯結器損耗和阻抗不連續是均衡重點補償物件 |
| 銅纜 | DAC（直連銅纜）廠商 | 高速 DAC 內部也有均衡需求 |
| EDA 工具 | Cadence、Synopsys、Keysight | 通道模擬、均衡器設計與驗證 |
| 晶圓代工 | 台積電、三星 | 先進 SerDes 的工藝節點 |
下游（均衡器的”輸出”）
| 環節 | 代表 | 說明 |
|---|---|---|
| 網路交換晶片 | Broadcom Tomahawk/Jericho、NVIDIA Spectrum | 晶片內部多埠 SerDes |
| AI 加速卡 | NVIDIA H/B 系列、AMD MI 系列 | NVLink/PCIe/乙太網路介面 |
| 光模組 DSP | Marvell、Broadcom、Cisco（Acacia） | 光模組內部 DSP 整合均衡 |
| 伺服器/儲存 | 各 OEM | PCIe/CXL 鏈路均衡 |
| 測試裝置 | Keysight、Tektronix | 眼圖/誤位元速率/通道測試 |
關鍵指標
均衡器效能評估引數
| 指標 | 定義 | 典型要求（112G PAM4，估算） |
|---|---|---|
| 眼高（Eye Height） | 均衡後接收端眼圖的垂直張開度 | > 某閾值（依標準，如 ~mV 級） |
| 眼寬（Eye Width） | 均衡後眼圖的水平張開度 | > 某 UI 比例（如 >0.3 UI） |
| 均衡後 BER | 均衡+判決後的誤位元速率 | < 10⁻⁶（FEC 前），FEC 後 < 10⁻¹⁵ |
| CTLE 峰值增益範圍 | CTLE 可提供的最大高頻提升 | ~10–20 dB（可程式設計多檔） |
| DFE 抽頭數 | DFE 反饋濾波器的抽頭數量 | 8–32（隨資料率增加而增多） |
| FFE 係數精度 | Tx FFE 抽頭係數的 DAC 解析度 | 6–8 bit 典型 |
| 均衡器功耗 | 包含 CTLE+DFE 或 DSP 的總功耗 | ~50–200 mW/channel [估算]（112G） |
| 均衡器面積 | 單通道 SerDes 面積 | ~0.02–0.05 mm²/channel [估算]（先進工藝） |
| 覆蓋通道損耗範圍 | 能正常工作的最大通道插入損耗 | ~35–40 dB @ Nyquist [估算]（112G） |
通道損耗參考（FR4 PCB 典型，量級估算）
| 頻率 | 走線損耗（~6 inch） | 走線損耗（~12 inch） |
|---|---|---|
| 5 GHz | ~3–5 dB | ~6–10 dB |
| 14 GHz (PCIe 4.0 Nyquist) | ~8–14 dB | ~16–28 dB |
| 28 GHz (112G NRZ-equivalent Nyquist) | ~16–28 dB [估算] | ~32+ dB [估算] |
注：以上為 FR4/標準損耗材料的量級估算，具體值依疊層、銅粗糙度、過孔等差異極大。低 Df 材料（如 Megtron 7）可顯著降低。
供需與市場資料
市場規模（定性與估算）
線纜均衡不是一個獨立的”產品市場”，而是內嵌在高速 SerDes PHY IP、網路交換晶片、光模組 DSP 等產品中的核心功能模組。因此沒有單獨的市場規模資料。
可觀察的關聯市場：
| 關聯市場 | 規模參考 | 資料來源/說明 |
|---|---|---|
| 全球高速 SerDes IP 市場 | ~$20–40 億 [行業估算，含授權費+版稅] | Synopsys、Cadence 財報推算 |
| 全球資料中心交換晶片市場 | ~$150–200 億 [行業估算] | 含 Broadcom、NVIDIA、Marvell |
| 全球 800G 光模組市場 | 2024 年快速放量 [廠商展望] | 中際旭創、Coherent 等財報/展望 |
| 全球資料中心資本支出 | 2024 年 Top 4 雲端廠商合計 >$1500 億 [財報] | Meta、Google、Microsoft、Amazon |
需求驅動
- AI 訓練叢集擴張：數萬 GPU 的叢集需要超高頻寬、低延遲互聯 → 800G/1.6T 乙太網路 + NVLink 升級 → 更高速率 SerDes → 均衡器難度/重要性↑
- PCIe 6.0 滲透：64 GT/s PAM4 → CXL 2.0/3.0 → 記憶體池化對頻寬的需求 → 均衡器必須覆蓋更惡劣通道
- AI 推論邊緣化：邊緣裝置的 PCIe/乙太網路介面同樣需要均衡，但功耗和麵積約束更嚴
供給側瓶頸
- 先進工藝 SerDes IP 產能：高效能 SerDes（112G+）需要先進工藝（5nm/3nm），受晶圓代工產能制約
- 模擬設計人才：高速模擬均衡器設計是”藝術+工程”，全球合格設計人才稀缺
- 低 Df PCB 材料：高速場景需要 Megtron 7 等高階材料，供應鏈集中度高
代表公司與資本對映
公司矩陣
| 公司 | 角色 | 與均衡的關聯 | 備註 |
|---|---|---|---|
| Synopsys (SNPS) | SerDes IP 授權龍頭 | 提供 DesignWare 112G/224G SerDes IP，內含完整均衡器 | 營收高度依賴高速 PHY IP |
| Cadence (CDNS) | SerDes IP 授權 | 提供 112G+ PHY IP | 與 Synopsys 雙寡頭 |
| Alphawave Semi (AWE.L) | 高速連線 IP | 專注 112G/224G SerDes + DSP | 多倫多上市，北美/歐洲客戶 |
| Broadcom (AVGO) | 交換晶片+光模組 DSP | Tomahawk 5 (51.2T) 內含大量 112G SerDes；光 DSP 產品 | AI 網路核心受益者 |
| NVIDIA (NVDA) | GPU+網路（Spectrum-X） | NVLink 內建高速 SerDes + 均衡；Spectrum-4/5 交換晶片 | 全棧 AI 基礎設施 |
| Marvell (MRVL) | 交換晶片+光 DSP+定製 ASIC | Teralynx 交換系列；Alaska PHY 系列 | 資料中心光互連重要玩家 |
| Cisco (CSCO) | 交換+Acacia 光模組 | Acacia 的 DSP 內含先進均衡 | 收購 Acacia 後光通訊能力增強 |
| 中際旭創 (300308.SZ) | 800G 光模組 | 光模組內部 DSP 含均衡功能 | 800G 光模組出貨量國內領先 |
| Keysight (KEYS) | 測試測量 | 提供通道模擬、均衡驗證工具、眼圖分析 | 全球高速互連測試龍頭 |
投資對映邏輯
Cable Equalization 不是一個獨立可投的"賽道"，
而是"AI 高速互連"這個大敘事的底層使能技術。
投資路徑:
① SerDes IP 授權 → Synopsys, Cadence, Alphawave
② 網路交換晶片（內含 SerDes） → Broadcom, NVIDIA, Marvell
③ 光模組（內含 DSP 均衡） → 中際旭創, Coherent, Lumentum
④ 測試測量 → Keysight, Anritsu
⑤ 高速 PCB 材料 → 生益科技 (600183.SH)、Rogers (已被 DuPont 收購)
⑥ 聯結器 → Amphenol (APH), TE Connectivity (TEL)投資邏輯
核心邏輯：速率升級 = 均衡器價值量提升
-
每一代速率翻倍，均衡器複雜度近指數增長
- 28G NRZ → 56G PAM4 → 112G PAM4 → 224G PAM4（或 PAM6）
- 每代升級需要更復雜的 CTLE/DFE/FFE 設計，或引入 DSP 均衡
- SerDes IP 授權費/版稅相應上升
-
通道損耗”越來越難”，均衡器”越來越貴”
- PCB 走線損耗在更高頻率下非線性增長
- 被迫使用更先進工藝（5nm→3nm→2nm）來實現均衡器
- 或使用更高成本的低 Df PCB 材料
-
AI 叢集規模擴大 → 更多通道 → 更多均衡器例項
- 一個 B200 超級節點可能有數百條高速 SerDes 通道
- 一個萬卡叢集的交換網路有數百萬條通道
- 每條通道都需要獨立的均衡器
關鍵觀察視窗
- 112G → 224G SerDes 遷移時間線：預計 2025–2027 年逐步商用（依各 IP 廠商和 OIF 標準進展）
- PCIe 6.0 何時在 AI 晶片中採用：CXL 3.0 基於 PCIe 6.0，將影響記憶體互聯
- 1.6T 乙太網路標準化進度：IEEE 802.3dj 工作組，影響下一代 AI 網路
風險
- 技術路徑風險：矽光子可能在中長期替代部分銅互連場景，削弱銅均衡器需求
- 週期風險：資料中心資本支出存在週期性波動
- 地緣風險：先進 SerDes IP 對先進工藝有依賴
常見誤讀糾偏
❌ 誤讀 1：“線纜均衡只是一個簡單的濾波器”
糾偏： 現代高速 SerDes 中的均衡是一個多級、多維度的協同系統。它包含 Tx 端 FFE + Rx 端 CTLE + DFE（甚至 DSP 均衡），且各模組的引數需要在鏈路訓練階段根據實際通道特性動態協商選擇。簡單濾波器不足以描述其複雜度。112G SerDes 的 DFE 本身就是一個包含高速反饋環路的精密模擬系統，設計難度極高。
❌ 誤讀 2：“均衡可以補償任意程度的通道損耗”
糾偏： 均衡器有物理極限。CTLE 放大高頻時同時放大噪聲；DFE 的第一抽頭受時序限制；Tx FFE 受發射機線性度限制。當通道損耗超過均衡器能力（如 112G PAM4 下超過 ~35–40 dB，估算值），就必須縮短走線、更換更低損耗 PCB 材料、或使用中繼器（retimer）。均衡不是萬能的。
❌ 誤讀 3：“有了 FEC 就不需要好的均衡了”
糾偏： FEC（前向糾錯）和均衡是互補關係而非替代關係。FEC 能糾正均衡後殘餘的隨機誤碼，但 FEC 輸入的誤位元速率有上限（通常要求 FEC 前 BER < 10⁻⁴ ~ 10⁻⁶ 量級，取決於 FEC 編碼方案）。如果均衡做得太差，FEC 前 BER 超過 FEC 的糾錯能力，系統仍然不可用。而且 FEC 引入的延遲在某些 AI 推論場景（如低延遲交易）中也是問題。
❌ 誤讀 4：“PAM4 只是把速率翻倍，均衡器簡單升級就行”
糾偏： 從 NRZ 到 PAM4，眼高從 1× 縮小到約 1/3×（相對值），訊雜比要求提高約 9.5 dB（理論值，20·log₁₀(3)）。這意味著均衡器不僅要補償更多 ISI，還要在更低 SNR 條件下工作。DFE 的精度、CTLE 的噪聲效能、ADC 的解析度（如果使用 DSP 均衡）都面臨代際躍升的挑戰。這不是”簡單升級”，而是設計範式的轉變。
學習路徑
入門（1–3 天）
- 閱讀 SerDes 基礎：瞭解什麼是序列/解串器、眼圖、BER
- 瞭解通道損耗的物理來源（趨膚效應、介質損耗）
- 推薦：Synopsys/Cadence 的 SerDes 白皮書（官網免費下載）
進階（1–2 周）
- 學習 CTLE/DFE/FFE 的工作原理和數學模型
- 閱讀 PCIe 5.0/6.0 規範中的均衡相關章節（PCI-SIG 官網可獲取）
- 使用 MATLAB/Python 做簡單的通道模擬和均衡器建模
專家（1–3 月+）
- 閱讀 ISSCC/JSSC 關於 112G+ SerDes 的論文（IEEE Xplore）
- 學習高速電路設計（S. Palermo 等人的教科書）
- 實際使用 Keysight ADS/SystemVue 進行通道模擬
- 關注 OIF（Optical Internetworking Forum）的 CEI-112G/224G 標準進展
推薦資源
- 教科書： High Speed Serdes Devices and Applications (D. Green)
- 教科書： Design of High-Performance SerDes Circuits (B. Razavi 等相關主題)
- 標準： IEEE 802.3（乙太網路）、PCI-SIG（PCIe）、OIF CEI
- 會議論文： ISSCC、IEEE JSSC、DesignCon
- 線上資源： Samtec 訊號完整性資源、Keysight 技術部落格
一句話總結
Cable Equalization（線纜均衡）是高速互連中補償通道頻率選擇性衰減的核心技術集合（FFE/CTLE/DFE/DSP 均衡），它是 AI 叢集內部”算力血管”保持通暢的隱形基石——沒有均衡，就沒有 800G/1.6T 乙太網路、PCIe 6.0、NVLink，也就沒有萬卡 AI 訓練叢集的高速互聯。
延伸閱讀與來源
| 來源 | 說明 |
|---|---|
| [PCI-SIG] PCIe 6.0 Base Specification, Chapter on Equalization | PCIe 鏈路均衡協商的官方定義 |
| [OIF] CEI-112G, CEI-224G Implementation Agreement | 112G/224G SerDes 電氣規範 |
| [IEEE] 802.3 Ethernet Standards (800G, 1.6T) | 乙太網路物理層標準 |
| [DesignCon] 年度論文集 | 高速互連和訊號完整性最重要的行業會議 |
| [ISSCC / JSSC] 112G+ SerDes 論文 | 最前沿的均衡器電路實現 |
| [Synopsys / Cadence] SerDes IP 產品頁與白皮書 | 瞭解商用均衡器的設計引數和能力 |
| [Keysight] Signal Integrity Journal | 通道模擬和均衡驗證方法論 |
| [行業估算] 市場規模資料均來自公司財報、行業分析師報告的推算 | 具體數字以釋出機構原始口徑為準 |
本頁技術描述基於公開標準規範和行業通用知識編寫。具體產品實現引數（抽頭數、功耗、面積等）為行業典型量級估算，實際值因廠商實現、工藝節點和應用場景而異，以各公司官方文件為準。搜尋受限，未能獲取最新即時資料，已在文中標註。