C4 凸點（Controlled Collapse Chip Connection）
3 秒看懂
C4 凸點是晶片倒裝焊接到封裝基板的核心互連技術——晶片面朝下，通過陣列排列的焊料凸點”塌陷”連線，實現數千個 I/O 的高密度電氣互連。它是從高階處理器到 HBM 堆疊中，“把晶片焊上去”的基礎工藝。
3 分鐘產業解釋
這是什麼？
C4（Controlled Collapse Chip Connection，可控塌陷晶片連線）是一種倒裝晶片（Flip-Chip）焊接技術。晶片有源面朝下，通過預先製備的焊料凸點陣列與封裝基板直接對準、迴流焊接，形成電氣與機械連線。
為什麼重要？
- 傳統引線鍵合的 I/O 密度受限於晶片邊緣，封裝面積大
- C4 凸點可佈滿晶片整個有效面積，I/O 數量提升數倍至數十倍
- 電氣路徑更短，訊號完整性更優，適合高頻/高速應用
產業位置
晶圓製造 → [凸點製備 (C4 bumping)] → 倒裝焊接到基板 → 封裝測試
↑
這一步就是 C4 的核心應用關鍵認知：C4 不是一種”新”技術，而是 1960 年代由 IBM 發明、沿用至今的成熟封裝互連方案。幾乎所有高階處理器（CPU、GPU、APU）的最終封裝都依賴 C4 或其演進形態。
15 分鐘專家深入
C4 的核心地位
在先進封裝的語境中，C4 凸點是第一級互連（die-to-substrate）的主流方案：
| 互連層級 | 技術方案 | 間距量級 | 應用場景 |
|---|---|---|---|
| Die-to-Substrate | C4 凸點 | 100-250μm 量級 | 晶片焊接到有機基板 |
| Die-to-Die (2.5D) | μ-bump / Cu pillar bump | 40-55μm 量級 | HBM、GPU 與 interposer |
| Die-to-Die (3D) | μ-bump / Hybrid Bonding | μ-bump: 40-55μm 量級；Hybrid Bonding: <10μm（可至亞微米） | 3D 堆疊、HBM3E+ |
注：具體間距數字因廠商世代、工藝節點而異，上表為行業通用量級估算
C4 的工作原理
迴流焊接前 迴流焊接後
┌─────────────┐ ┌─────────────┐
│ 晶片 Die │ │ 晶片 Die │
│ │ │ │
│ ● ● ● │ ← 凸點 │ ● ● ● │
│ │ │ ╲ ╱ ╲ ╱ │ ← 焊料塌陷
│ ● ● ● │ │ ● ● ● │ 自對準
│ │ │ │
└─────────────┘ └─────────────┘
↓ ↓
┌─────────────┐ ┌─────────────┐
│ 封裝基板 │ │ 封裝基板 │
│ ○ ○ ○ │ ← 焊盤 │ ● ● ● │ ← 形成連線
└─────────────┘ └─────────────┘關鍵機制：
- 焊料在迴流溫度下熔融，表面張力驅動晶片自對準，精度可達 ±2μm
- “可控塌陷”指通過 UBM（凸點下金屬化層）和焊盤設計，控制焊料流動範圍
凸點結構解剖
晶片鋁焊盤 (Al pad)
│
┌────┴────┐
│ UBM 層 │ ← 凸點下金屬化層（Under Bump Metallization）
│ Ti/Cu/Ni │ 作用：阻擋層、潤溼層、防止焊料侵蝕鋁
└────┬────┘
│
┌────┴────┐
│ 焊料凸點 │ ← C4 bump 主體
│ (SnAg 等)│
└─────────┘UBM 是關鍵：它是晶片與焊料之間的”介面工程師”。典型 UBM 結構為多層金屬薄膜堆疊（如 Ti/Cu/Ni/Au 或 Ti/Cu/Ni），具體配方因廠商工藝而異。
技術原理（最深）
焊料塌陷力學
C4 的核心技術原理是可控塌陷（Controlled Collapse）：
1. 表面張力自對準
焊料熔融後，系統追求最小表面能，液態焊料表面張力將晶片拉向最佳對準位置：
對準驅動力 F ∝ γ × P × sin(θ)
γ = 焊料表面張力
P = 凸點周長
θ = 接觸角偏差2. 塌陷高度控制
晶片重量 + 焊料表面張力 → 平衡態塌陷高度
塌陷高度 h ≈ h₀ × (1 - 重力/表面張力約束)
h₀ = 初始凸點高度如果焊料過多或間距過小，相鄰凸點可能發生橋連短路，因此需要精確控制：
- 凸點體積（高度、直徑）
- 間距（pitch）
- 焊料成分與潤溼性
焊料材料體系
| 材料 | 組成示例 | 狀態 | 備註 |
|---|---|---|---|
| SnPb | 63Sn/37Pb（共晶） | 歷史主流 | 熔點 183°C，RoHS 指令後受限 |
| SAC | Sn/Ag/Cu（如 SAC305） | 當前主流 | 熔點 ~217-220°C，無鉛 |
| 高鉛 | Sn/95Pb 或 Sn/97Pb | 仍用於部分高階 | 熔點高（~300°C），適合多次迴流 |
注：具體合金配方因應用場景而異，上表為常見示例
關鍵工藝引數（定性）
| 引數 | 量級範圍 | 影響 |
|---|---|---|
| 凸點直徑 | 通常 50-100μm 量級 | 影響承載電流、機械強度 |
| 凸點高度 | 通常 30-80μm 量級 | 影響塌陷量、共面性要求 |
| 凸點間距（Pitch） | 通常 100-250μm 量級 | 影響 I/O 密度、橋連風險 |
| UBM 厚度 | 通常 1-5μm 量級 | 影響阻擋效果、焊料侵蝕壽命 |
注：以上為行業通用量級估算，具體數值因廠商、世代、應用而異，參考 [行業通用知識]
凸點製備工藝流程
電鍍法（主流）：
晶圓 → 光刻定義凸點位置 → 濺射/蒸鍍 UBM → 電鍍光刻膠開窗
→ 電鍍焊料 → 去膠 → 迴流成球 → 測試植球法（替代方案）：
晶圓/基板 → 塗助焊劑 → 放置預製焊球 → 迴流 → 清洗蒸發法（早期、高精度）：
通過掩模蒸發金屬 → 形成凸點 → 迴流成球電鍍法是目前主流，因為可實現精細間距、與晶圓廠工藝相容性好。
技術演進史
1964 IBM 發明 C4 技術，用於 System/360 大型機
│
│ [SnPb 焊料主導期，間距逐步縮小]
↓
1990s 倒裝晶片技術從高階走向普及，Intel Pentium Pro 等採用
│
│ [RoHS 指令 (2006) 推動無鉛化]
↓
2000s SAC 無鉛焊料逐步替代 SnPb；間距持續微縮
│
│ [2.5D/3D 封裝興起，μ-bump 需求增長]
↓
2010s Cu pillar bump 作為 C4 演進方案興起，支援更細間距
│ IBM、Intel、台積電等推進先進封裝
│
│ [HBM 規模量產，驅動微凸點技術成熟]
↓
2020s C4 仍為主流 die-to-substrate 方案；
μ-bump 用於 2.5D/3D；Hybrid Bonding 挑戰更細間距
（<10μm 甚至亞微米級）
↓
未來 混合鍵合可能部分替代 μ-bump，但 C4 仍是 die-to-substrate 主流關鍵技術節點
銅柱凸點（Cu Pillar Bump）的興起：
傳統 C4 是純焊料凸點；Cu pillar 是在銅柱頂部加薄層焊料（solder cap），優勢：
- 銅柱提供機械支撐，可實現更高凸點 / 更小間距
- 減少焊料量，降低橋連風險
- 更好的電遷移（EM）效能
Cu pillar 目前廣泛用於先進處理器 die-to-substrate 連線，是 C4 的重要演進形態。
技術路線對比
C4 vs 競品互連技術
| 維度 | C4 凸點 | 引線鍵合 | μ-bump | Hybrid Bonding |
|---|---|---|---|---|
| 方向 | 倒裝（面朝下） | 正裝（面朝上） | 倒裝 | 倒裝 |
| 適用層級 | Die-to-Substrate | Die-to-Substrate | Die-to-Die | Die-to-Die |
| 最小間距 | ~100-150μm 量級 | ~35-50μm（邊緣） | ~40-55μm 量級 | <1μm（理論極限） |
| I/O 密度 | 中高 | 受限於邊緣 | 高 | 極高 |
| 電氣效能 | 優（路徑短） | 較長引線 | 優 | 最優 |
| 工藝成熟度 | 極高 | 極高 | 高 | 發展中 |
| 成本 | 中 | 低 | 中高 | 高（裝置、良率） |
注：間距數字為行業通用量級估算，具體因廠商工藝而異
選擇邏輯
Die-to-Substrate: C4 凸點 / Cu Pillar → 主流選擇
Die-to-Die (2.5D): μ-bump → HBM、interposer 方案
Die-to-Die (3D, 細間距): Hybrid Bonding → 最前沿，成本仍高上下游
上游
| 環節 | 關鍵供應商/產品 | 備註 |
|---|---|---|
| 焊料/焊球 | Senju Metal、Tamura Kaken、Indium | SAC 合金、焊球 |
| UBM 材料 | 濺射靶材供應商（Ti、Cu、Ni、Au） | 通常由封裝廠或晶圓廠製備 |
| 電鍍液 | Atotech（已被MK收購）、MacDermid | 焊料電鍍液 |
| 光刻/掩模 | 標準半導體光刻裝置 | 凸點定義 |
| 迴流裝置 | BTU、Heller 等 | 迴流爐 |
| 檢測裝置 | Koh Young、Nordson | 凸點高度/共面性檢測 |
中游
| 環節 | 關鍵玩家 | 備註 |
|---|---|---|
| 晶圓凸點代工（Bumping） | 台積電、聯電、Amkor、日月光、JCET、PTI | 提供 wafer-level bumping 服務 |
| 有機基板 | Ibiden、Shinko、三星電機、AT&S | C4 凸點焊接到的目標基板 |
下游
| 應用 | 典型產品 |
|---|---|
| 高階 CPU/GPU | Intel Core/Xeon、AMD Ryzen/EPYC、NVIDIA GPU |
| 移動 AP | Qualcomm Snapdragon、Apple A/M 系列 |
| HBM | SK 海力士、三星、美光 HBM（die 通過 μ-bump 堆疊，底部 die 通過 C4 連基板） |
| FPGA | Intel Altera、AMD Xilinx |
關鍵指標
| 指標 | 定義 | 重要性 |
|---|---|---|
| 凸點間距（Pitch） | 相鄰凸點中心距 | 決定 I/O 密度上限 |
| 凸點高度一致性 | 同一 die 上所有凸點的高度偏差 | 影響共面性，進而影響焊接良率 |
| UBM 附著力 | UBM 與 Al pad 的結合力 | 可靠性關鍵 |
| 電遷移壽命 | 電流應力下凸點失效時間 | 高電流密度應用的關鍵 |
| 焊料橋連率 | 相鄰凸點短路的缺陷率 | 良率直接影響成本 |
| 凸點電阻 | 單個凸點的接觸電阻 | 影響電氣效能 |
| 熱迴圈可靠性 | 熱膨脹失配導致的疲勞壽命 | 長期可靠性指標 |
供需與市場資料
市場規模（估算）
全球先進封裝市場中，倒裝晶片（FC）是最主要的封裝形式之一：
- 先進封裝市場整體規模需以 Yole、TechSearch、Gartner 等報告的最新原文口徑為準；本頁未鎖定可複核來源，因此不寫入具體規模或 CAGR 數字。
- 倒裝晶片封裝在其中佔比顯著，是高階晶片的標配工藝
- C4 bumping 服務是晶圓級封裝（WLP）的核心環節
注：具體市場數字需參考 Yole、TechSearch、Gartner 等行業報告，此處僅做定性描述，不編造精確數字
供需格局
- 產能集中：主要 bumping 產能集中在臺積電、日月光、Amkor、JCET、PTI 等
- 高階緊張：先進節點 + 細間距 bumping 產能跟隨先進封裝整體趨緊
- 地域分佈：東亞（中國臺灣、中國大陸、日本、韓國）為主要產能集中地
代表公司與資本對映
| 公司/實體 | 角色 | 上市/關聯 |
|---|---|---|
| 台積電 (TSMC) | 晶圓代工 + 先進封裝（CoWoS、InFO 等均涉及 bumping） | NYSE: TSM |
| 日月光 (ASE) | 封測龍頭，FC 封裝主力 | NYSE: ASX |
| Amkor Technology | 封測大廠，FC 產能充足 | NASDAQ: AMKR |
| 長電科技 (JCET) | 中國大陸封測龍頭 | 上交所：600584 |
| 通富微電 (TFME) | 中國大陸封測廠，FC 產能 | 深交所：002156 |
| 頎邦科技 (Chipbond) | 專注 bumping/COF 等 | 臺交所：6147 |
| 南茂科技 (ChipMOS) | bumping/封裝 | NASDAQ: IMOS |
| Ibiden / Shinko | 有機基板供應商 | 東京證交所 |
注：封裝技術涉及眾多廠商，上表為主要玩家，非窮盡列表
投資邏輯
核心投資主題
1. 先進封裝產能擴張 = C4/Bumping 產能擴張
高階晶片（AI GPU、HPC CPU、HBM）均採用倒裝晶片封裝，C4 bumping 是瓶頸產能之一。先進封裝產能的資本支出增長直接帶動 bumping 裝置與服務需求。
2. 精細化趨勢推動單 Die 價值量提升
更細間距 → 更高工藝難度 → 更高單價。從傳統 C4 到 Cu pillar bump，單位面積價值量上升。
3. 國產替代邏輯（中國大陸）
先進封裝核心產能長期由海外/中國臺灣廠商主導，中國大陸封測廠（長電、通富等）正在追趕，存在國產化份額提升的邏輯。
風險點
- 封裝技術迭代可能改變互連方案（如 hybrid bonding 對 μ-bump 的替代）
- 產能週期性：下游需求波動影響利用率
- 地緣政治風險影響供應鏈
常見誤讀糾偏
誤讀 1：“C4 凸點是一種過時技術，正在被淘汰”
糾偏：C4（及 Cu pillar bump）仍是 die-to-substrate 互連的絕對主流。即便是最先進的 AI GPU（如 NVIDIA H100/H200/B200），其 die 與有機基板的連線仍然依賴 C4/Cu pillar 凸點。所謂”被淘汰”的是更早的引線鍵合方式，C4 本身依然不可替代。
誤讀 2：“C4 凸點和 μ-bump 是同一回事”
糾偏：兩者在應用場景和尺寸規格上有本質區別：
- C4：用於 die-to-substrate（晶片焊接到封裝基板），間距通常 100-250μm
- μ-bump：用於 die-to-die（如 HBM 堆疊、2.5D interposer），間距通常 40-55μm
兩者都是”凸點”，但工藝要求、材料、裝置完全不同。混淆會導致對封裝層級的錯誤理解。
誤讀 3：“Hybrid bonding 會很快取代所有凸點技術”
糾偏：Hybrid bonding 在超細間距（<10μm）場景有優勢，但目前裝置昂貴、良率挑戰大、成本高。在 die-to-substrate 層級（需要支撐晶片重量、吸收熱膨脹失配），焊料凸點的機械容錯性遠優於 hybrid bonding。可預見的未來內，C4/Cu pillar 仍是 die-to-substrate 主流，hybrid bonding 主要競爭的是 die-to-die 細間距應用。
學習路徑
入門（建立直覺）
- 理解倒裝晶片概念：搜尋”Flip Chip packaging basics”，看 Intel/AMD 的封裝科普影片
- 認識封裝層級：區分 die-to-substrate、die-to-die、package-to-board 的不同互連層
進階（掌握技術）
- 學習 C4 工藝流程：閱讀 IMAPS（International Microelectronics Assembly and Packaging Society）的基礎教程
- 理解 UBM 設計：UBM 是 C4 的”隱藏核心”，需要理解多層金屬堆疊的材料學邏輯
- 比較不同 bumping 方案：C4、Cu pillar、μ-bump 的工藝差異與應用場景
深入（產業視角）
- 關注先進封裝產能動態：追蹤台積電 CoWoS、日月光等產能擴張新聞
- 閱讀行業報告：Yole Développement 的先進封裝年度報告是最權威的行業參考
- 理解供應鏈瓶頸：為什麼 bumping 產能是 AI 晶片的”卡脖子”環節之一
一句話總結
C4 凸點是將晶片”焊”到封裝基板的基礎互連技術——發明於 1960 年代，至今仍是每一顆高階處理器不可或缺的關鍵工藝，其產能與精度直接制約著先進晶片的交付能力。
延伸閱讀與來源
技術參考
- IBM C4 技術原始文獻：L.F. Miller, “Controlled Collapse Reflow Chip Joining,” IBM Journal of Research and Development, 1969（開創性論文）
- IPC 標準：IPC-7095（BGA 設計與組裝工藝）、IPC/JEDEC J-STD-020（溼度敏感性）等
- IMAPS 教程：國際微電子與封裝學會的技術會議與教程材料
行業報告
- Yole Développement：《Status of the Advanced Packaging Industry》年度報告（權威市場資料來源）
- TechSearch International：封裝技術與市場分析
教科書
- 《Microelectronics Packaging Handbook》（Rao Tummala 等著）—— 封裝領域的經典教材
- 《Electronic Packaging: Design, Materials, Process, and Reliability》
行業資訊
- EETimes、SemiEngineering：封裝技術深度報道
- AnandTech / Tom’s Hardware：高階晶片封裝拆解分析
本頁技術事實基於行業通用知識整理，具體廠商規格以官方釋出為準。市場資料需以最新行業報告為依據。