差分對

1. 3 秒看懂

差分對是一對互補訊號線，傳輸幅度相等、相位相反的電壓或電流。它像蹺蹺板的雙端：一端上升時另一端等量下降，接收端檢測二者的差值來恢復資訊。這種“看差值不看絕對值”的機制，天然能對抗共模噪聲，是高速序列介面、精密類比電路和抗干擾通訊的物理層核心方案。

2. 3 分鐘產業解釋

在電路板上，兩條緊密耦合的走線組成差分對，流過方向相反的瞬態電流。磁場相互抵消，電場約束在兩條線之間，對外輻射小；同時外界干擾同時作用於兩根線，在差值中抵消，訊號完整性大幅提升。現代 AI 晶片中，HBM 的 1024 位超寬匯流排（資料選通 DQS 與時鐘採用差分對）、Die‑to‑Die 互連、800G 光模組電介面、PCIe 6.0 的 PAM4 訊號，無一例外依賴差分對。它支撐起資料中心從釐米級的晶片內互連到公里級的光纖傳輸。

產業視角下，差分對的物理實現遠不止 PCB 走線——它貫穿矽基 IP、封裝基板、聯結器、背板與線纜的全部互連層次。上游是 EDA 工具、高速 SerDes IP 授權商、低損耗板材與銅箔供應商；中游為晶片設計公司（GPU、交換晶片、FPGA）及 OSAT 封測廠商；下游則是 AI 伺服器、交換器、光模組、車載雷達與儲存系統。每一代速率翻倍（從 56 Gbps 到 112 Gbps，再向 224 Gbps 演進），都對差分通道的損耗、反射、串擾與模式轉換提出嚴苛要求，進而拉動整個訊號完整性設計服務、電磁模擬軟體與高階材料的持續升級。

3. 技術原理

3.1 差模與共模的數學分離

設兩條線對地電壓為 V_1, V_2，定義：

• 差模電壓：V_{diff} = V_1 - V_2
• 共模電壓：V_{cm} = frac(V_1 + V_2){2}

接收端採用高共模抑制比（CMRR）的差分放大器，其輸出為：

 V_{out} = A_{dm} V_{diff} + A_{cm} V_{cm} 

理想情況下 A_{cm} = 0，即放大器完全忽略共模成分。電源紋波、襯底噪聲、遠場電磁干擾通常會以同相形式疊加到兩條線上，形成共模噪聲，因此差分傳輸能將其濾除。實際電路中，CMRR = 20\log_{10}(A_{dm}/A_{cm}) 通常在低頻可達 60 dB 以上，但在數十 GHz 頻段因結構不對稱而明顯劣化。

3.2 耦合傳輸線與奇偶模

差分對可視為一對耦合傳輸線，具有單位長度的自電容 C_{11}, C_{22}、互電容 C_{12}、自感 L_{11}, L_{22}、互感 L_{12}。系統支援兩種特徵模式：

• 偶模：兩線電位同相，中間電場弱小，等效電容小，阻抗高（Z_{even}）。
• 奇模：兩線電位反相，中間電場集中，等效電容大，阻抗低（Z_{odd}）。

差分訊號主要激勵奇模。差分特性阻抗 Z_{diff} = 2Z_{odd}，工業標準通常設計為 85 Ω~100 Ω（PCIe 規範約 85 Ω，Ethernet/SAS 等多采用 100 Ω，來源：各標準物理層規範）。緊耦合時，單線奇模阻抗與單端對地阻抗不同，需要藉助二維場求解器提取精確值。

3.3 S 引數視角下的差分通道

高速設計用混合模 S 參數列徵差分對效能。常見引數包括：

• Sdd21：差模插入損耗，表徵差分訊號的傳遞效率。
• Sdd11：差模回波損耗，衡量阻抗不連續導致的反射。
• Scd21 與 Sdc12：共模轉差模、差模轉共模的模式轉換項。任何結構不對稱（彎折、焊盤 stub、參考面開槽）都會使這些分量上升，使共模噪聲混入差模，導致眼圖閉合。

在 112 Gbps PAM4 系統中，奈奎斯特頻率約 28 GHz，工程師關注 Sdd21 是否滿足通道預算（如低於 −X dB，X 由 IEEE 802.3/OIF-CEI 規定，具體限值因標準而異），且 Scd21 通常要求低於 −20 dB（根據工程設計經驗，公開標準未見統一硬性數字，此處為常見工業目標）。

3.4 均衡與時鐘恢復

接收端通過連續時間線性均衡器（CTLE）、判決反饋均衡器（DFE）和最大似然序列檢測器（MLSD）對差分訊號進行處理。差分介面在 CTLE 中天然抑制共模，但若模式轉換較大，則需額外共模濾波器或共模吸收材料。時鐘嵌入在資料跳變中，時鐘資料恢復電路（CDR）從差分資料流中提取時鐘，差分拓撲保證了參考時鐘的抗擾性。

3.5 應用示例的定性描述

• HBM 介面：每通道使用單端 DQ 訊號，資料選通 DQS 採用差分對。JEDEC HBM3 規格中，差分 DQS 用於在極低擺幅（~200 mV）下同步源同步時鐘，每個通道獨立做每位元偏移校準。
• UCIe Die‑to‑Die 互連：物理層基於差分對，支援標準封裝與高階封裝兩種模式。差分阻抗 100 Ω，間距微米級，中介層或基板上走線極短（<2 mm），損耗與延遲極小，但在寬廣溫度範圍內仍需保證阻抗一致性。
• 800G 光模組電介面：8×112 Gbps PAM4 電通道基於差分對，通過 DSP 補償嚴重通道損耗，差分 S 引數與共模噪聲管理是模組良率的關鍵。

4. 關鍵引數

以下為差分對系統設計中重點關注的引數，具體數值標有出處或註明為工業經驗範圍。

• 差模特性阻抗（Z_{diff}）：常用 100 Ω ±10%（來源：OIF-CEI-112G 等規範），部分標準如 PCIe 5.0/6.0 採用 85 Ω ±10%。
• 差模插入損耗（Sdd21）：在奈奎斯特頻率下要求滿足通道預算。各標準規定不同：例如 IEEE 802.3ck 對於背板 112 Gbps 通道定義插入損耗上限（具體數值見標準文件，公開資料未見統一數字）。工程設計普遍追求在 Nyquist 頻率處優於 −X dB，X 與板材、距離相關。
• 差模回波損耗（Sdd11）：一般要求在奈奎斯特頻率下低於 −15 dB 乃至 −20 dB（來源：OIF-CEI 實施協議），確保反射能量受控。
• 模式轉換（Scd12，Sdc21）：表徵共模-差模互轉。工業實踐常以在 Nyquist 頻率以下 < −20 dB 為目標；部分嚴苛系統要求 < −30 dB。具體規範見 OIF-CEI 與 IEEE 802.3。
• 通道內對間偏斜（intra-pair skew）：傳送端與佈線總偏斜須控制在數 ps 以內，對於 112 Gbps PAM4 通常要求 < 2 ps（來源：PCIe 6.0 基礎規範對傳送端偏斜的規定）。偏斜過大會壓縮眼圖時序餘量。
• 差分眼圖垂直/水平張開度：針對目標誤位元速率（如 1E-15）定義模板。沒有統一數字，由模擬和測量確定，需結合 COM（Channel Operating Margin）分析。
• 共模抑制比（CMRR）：接收器放大器指標，低頻時可達 >60 dB；幾十 GHz 頻段因結構失配可能降至 20 dB 左右（公開資料未見統一數字，僅定性）。
• 耦合係數：磁場耦合與電場耦合的平衡影響奇模阻抗和 EMI。設計時通過緊密耦合（小線間距）增強抗噪，但須防止工藝變化引起阻抗偏移。
• 功耗效率（pJ/bit）：針對超短距 Die-to-Die 互連，功耗可低至 <0.5 pJ/bit（據 UCIe 白皮書等公開目標，具體實現隨製程變動）；長距 112 Gbps SerDes 典型約 5 pJ/bit，業界不斷最佳化。

5. 技術路線

5.1 歷史演進

• 1960‑70 年代：差分對作為運算放大器核心，BJT 射極耦合對實現差模放大，共模抑制。為模擬計算機和儀器儀表打下基礎。
• 1980‑90年代：ECL（發射極耦合邏輯）利用差分對實現超高速數位電路；LVDS（TIA/EIA-644）在 1990 年代中期標準化，提供約 3.5 mA 恆流驅動，速率達數百 Mbps，成為 FPD-Link、背板互連的常見選擇。
• 2000‑2010 年：並行匯流排轉向高速序列鏈路。PCI Express、SATA、USB 3.x、HDMI 等均採用差分訊號。此時速率邁入 Gbps 量級，預加重與接收均衡開始引入。差分阻抗控制、背板聯結器設計方法學成熟。
• 2010‑2020 年：25 Gbps NRZ 成為伺服器與交換主流，多協議 SerDes IP 支援從 1 Gbps 到 28 Gbps 的連續速率。PAM4 調變被納入 50+ Gbps 通道，差分對必須承載更加脆弱的四電平眼圖，對噪聲和模式轉換的容忍度急劇下降。
• 2020 年至今：112 Gbps PAM4 每通道進入規模部署，配套 DSP 均衡與 3D 全波模擬成為標配。Chiplet 趨勢催生 UCIe、BoW 等超短距差分互連標準，單顆晶片內可整合數十個 D2D 介面，差分對密度倍增。224 Gbps PAM4 正在實驗室與早期測試樣片中驗證，依託更新的調變與糾錯碼（如 RS-FEC 增強）。公開資料顯示，2024 年已有 IP 廠商推出 224 Gbps SerDes 測試晶片（如 Synopsys），PCI-SIG 已釋出 PCIe 7.0 規範 v0.5，目標單通道 128 GT/s（128 Gbps PAM4）。

5.2 不同方案對比

下表對比了典型差分互連方案的特性，所有數值為示意範圍或不含特定產品規格，註明“公開資料未見或為大致參考”。

指標/方案	經典 LVDS	主流 NRZ SerDes	112 Gbps PAM4 長距	超短距 Die-to-Die
每通道速率	400 Mbps～3.125 Gbps	25～28 Gbps	112 Gbps	16～32 Gbps（UCIe 標準模式）
調變格式	NRZ	NRZ	PAM4	NRZ（高階封裝可選其它）
典型差分阻抗	100 Ω	85 Ω～100 Ω	100 Ω	90～100 Ω
傳送擺幅	~350 mV 典型	可程式設計 0.5～1 V	<1 V	200～400 mV
均衡方式	無或簡單加重	CTLE+DFE	CTLE+DFE+MLSD	TX FIR 預加重，無複雜 RX 均衡
典型傳輸距離	數米	≤1 m PCB/背板	背板、線纜可達米級	<10 mm（中介層/基板）
功耗效率	極低	~5 pJ/bit	約 5～10 pJ/bit（含 DSP）	<0.5 pJ/bit（公開目標）
通道設計挑戰	低頻偏斜	回損與串擾	模式轉換、噪聲預算	超高密度佈線、製造公差

資料來源：LVDS 標準 TIA/EIA-644；OIF-CEI 協議；PCIe 5.0/6.0 基礎規範；UCIe 1.1 白皮書等，部分效率與擺幅數值因製程節點而異，未詳列。

6. 上游

差分對產業鏈上游主要由設計工具、IP 授權、材料與元器件構成。

• EDA 工具：電磁模擬與訊號完整性工具是差分通道設計的必要手段。Cadence（Allegro, Sigrity, Clarity 3D Solver）、Synopsys（HSPICE, Custom Compiler, PrimeSim）、Ansys（HFSS, SIwave）佔據核心市場；Keysight 的 ADS 和 VNA 校準方案也在測試與模擬領域活躍。公開資料未見最新市場份額資料，但三級廠商之外仍有 Siemens EDA 等參與。
• 高速 SerDes IP：每代速率提升依賴 IP 巨頭的先發優勢。Synopsys（DesignWare）、Cadence、Rambus、eTopus 等提供從幾 Gbps 到 112 Gbps 甚至 224 Gbps 的矽驗證 PHY IP。2023-2024 年各大 IP 廠商競相公佈 224 Gbps 測試晶片（來源：各公司官網新聞），但批次供應時間待定。
• 基板與板材材料：高速差分訊號要求低介電常數（Dk）、低損耗因子（Df）、低粗糙度銅箔。常用材料包括 Panasonic Megtron 7/8、Isola Tachyon 100G、Rogers RO4000/RO3000 系列等。超低輪廓銅箔（HVLP）與粗糙度最佳化可減少趨膚效應損耗。ABF（味之素積層膜）是封裝基板內差分走線的關鍵絕緣材料，主要供應商為味之素、積水化學、三菱瓦斯化學等。因地緣緊張，ABF 在 2021—2022 年曾出現短缺，目前供應逐步寬裕但依然受 AI 晶片需求拉動（來源：公開行業新聞）。
• 聯結器與線纜：Amphenol、Molex、TE Connectivity、Samtec 等提供差分背板聯結器、高速線纜元件和有源銅纜（ACC/AEC）。面向 112 Gbps PAM4 的聯結器（如 Amphenol ExaMAX2、Molex NearStack）採用全波模擬最佳化差分對串擾和回損。
• 半導體裝置與代工：台積電、三星等提供的先進製程（N5/N3 FinFET，N2 GAA）針對高速 SerDes 提供特殊器件（如高效能電晶體、MIM 電容），是差分收發器效能的物理基礎。公開資料未見代工廠針對差分通道設計的專門定價，但高速 SerDes 模組通常佔用晶片面積並影響良率。

7. 下游

差分對技術直接支撐的下游應用集中在需要高頻寬、低時延資料搬運的電子系統。

• AI 與高效能運算（HPC）：NVIDIA H100/B200、AMD MI300X 等 AI 加速卡，內部通過 HBM3/HBM3e 的超寬匯流排連線 GPU 計算芯粒，DQS 差分對是讀寫時序的錨點；NVSwitch、NVLink 與 Infinity Fabric 晶片之間以高速 SerDes 差分通道互聯，每通道速率已達 112 Gbps PAM4。2024 年釋出的 Blackwell 架構進一步提升了互聯頻寬（公開資訊）。
• 資料中心交換晶片：Tomahawk 5（Broadcom）等 51.2 Tbps 交換晶片搭載 512 個 112 Gbps SerDes 差分通道。差分對質量直接決定交換器面板埠密度與誤位元速率。
• 光模組有源電纜：800G 光模組（如 OSFP/QSFP-DD）電介面採用 8×112 Gbps PAM4 差分訊號，經由模組內 DSP 均衡後轉換到光域。有源電纜（AEC）內建差分重定時器和均衡器，使得銅纜能在數米距離承載 112 Gbps 訊號。
• 儲存系統：NVMe SSD 通過 PCIe 5.0/6.0 差分鏈路與主機通訊；CXL（Compute Express Link）基於 PCIe 物理層，利用差分對承載快取一致性協議，支援記憶體擴充套件與池化。
• 汽車與工業：車載雷達、攝像頭與域控制器之間的影片和雷達資料傳輸採用 MIPI A-PHY、汽車乙太網路（1000/2500/5000/10000 BASE-T1）等差分標準，兼顧電磁相容與成本。

需求方面，AI 訓練與推論叢集規模增長是當前 112 Gbps 及未來 224 Gbps 差分通道需求的最強推動力。根據公開第三方預測（如 LightCounting，未檢索具體數字），高速電纜、背板、光模組電介面市場持續擴張；AI 晶片所需的高密度互連使 ABF 基板內差分走線層數增加，拉動上游板材和封裝投入。

8. 受益公司

以下按產業鏈環節梳理與差分對技術緊密關聯的典型廠商，僅陳述其業務邏輯，不構成任何投資建議，也不提供目標價或評等。

• IP 與 EDA：
  • Synopsys：DesignWare SerDes PHY IP 是高速介面市場的核心產品，2024 年展示 224 Gbps 測試晶片，帶動設計工具（3DIC Compiler、HSPICE）增長。
  • Cadence：擁有自研 SerDes IP 與系統級模擬平台（Sigrity, Clarity），受益於 chiplet 互連的物理驗證需求。
  • Rambus：專注於高速記憶體與互連 IP，112 Gbps 多協議 SerDes 已有客戶匯入。
• 晶片與系統：
  • Broadcom：交換晶片與定製 ASIC 中整合大量差分 SerDes，Tomahawk 系列每代翻倍頻寬。
  • Marvell：Alaska PHY 與定製計算晶片中的差分 I/O 為核心競爭力。
  • NVIDIA：GPU、NVSwitch、BlueField DPU 使用定製的超高速差分互聯，帶動板級與封裝級差分佈線方案演進。
  • AMD：Infinity Fabric 與開放的 UCIe chiplet 介面均基於差分物理層。
  • Intel：Habana AI 加速器、乙太網路控制器及未來 chiplet 平台依賴差分 I/O。
• 聯結器與線纜：Amphenol、Molex、TE Connectivity 等從 112 Gbps 資料中心互連中獲益，高速差分聯結器單埠價值量上升。
• 封裝與基板：台積電（CoWoS-L）、ASE、Amkor 等 OSAT，以及 ABF 供應商（Ibiden、Shinko Electric、Unimicron），在 2.5D/3D 封裝中構築微米級差分走線，受惠於晶片互連密度提高。
• 測試測量裝置：Keysight、Tektronix、Anritsu 提供差分探頭、向量網路分析儀（VNA）、誤碼儀（BERT）等，伴隨每一代速率迭代產生更換需求。

注：上述受益邏輯基於公開產業鏈分析，未包含具體財務預測。

9. 市場規模

關於差分對本身的市場並無單獨統計，其價值隱含在高速互連相關的半導體 IP、EDA、聯結器、基板材料等細分領域。

• 高速 SerDes IP 市場：據第三方市場研究機構 I（如 IPnest）的公開摘要，2023 年全球半導體設計 IP 市場約 70 億美元，有線介面 IP（含 SerDes、DDR、PCIe 等）是最大類別，其中高速 SerDes IP 佔比顯著。由於未獲授權引用具體數字，此處不列詳細值，僅指出伴隨 AI 晶片和網路晶片的 SerDes 通道數激增，該細分市場在 2024—2028 年有望維持雙位數增長（公開市場預測定性趨勢）。
• 高速數字互連測試市場：包含 VNA、BERT、示波器等，據公開資料（如 Frost & Sullivan、MarketsandMarkets 等概要資訊）全球市場數十億美元級別，受益於 112G/224G 部署。
• 高頻基板材料：低損耗覆銅板和 ABF 載板市場在 AI 伺服器帶動下顯著擴容。據 Prismark 公開報告（未檢索具體資料），ABF 載板市場在 2023 年約 50 億美元量級，2026 年有望明顯增長。
• 聯結器與背板：Bishop & Associates 等機構統計的全球高速背板聯結器市場約為數十億美元，112 Gbps 產品的匯入提升平均售價。

注：以上所有金額與增長率只為定性闡述市場趨勢，讀者如需精確資料應查閱上述機構的付費報告。公開資料未見可免費獲取的最新精確市場資料。

10. 玩家對比

10.1 SerDes IP 供應商

廠商	已公開最高單通道速率	特色	公開資料備註
Synopsys	224 Gbps PAM4（測試晶片，2024 年展示）	覆蓋長距、中距、超短距，整合多種標準協議	2024 年新聞稿
Cadence	224 Gbps PAM4（2024 年展示）	與其 3D-IC 平台協同，強調 chiplet 應用	2024 年新聞稿
Rambus	112 Gbps 多協議 SerDes 量產，224G 在研	優勢在記憶體和安全性協從 IP	2023-2024 年投資者日資料
eTopus	112 Gbps PAM4，224G 在研	獨立 IP 供應商，聚焦低功耗	官網產品簡介

（以上資訊均來自各公司公開網站或新聞稿，具體效能對比受制程和封裝影響，不宜直接橫向排名。）

10.2 晶片廠商差分通道規模

廠商	代表性產品中的差分 I/O	單顆晶片 SerDes 數	備註
Broadcom	Tomahawk 5/ Jericho3-AI	512×112 Gbps	2023 年已出貨
NVIDIA	B200 NVLink 交換	多 chiplet 總頻寬 >10 TB/s	2024 GTC 宣佈，公開資料未見詳細通道數
AMD	MI300X Infinity Fabric	多塊 chiplet 互聯，使用 112 Gbps 差分通道	公開產品簡介
Intel（Habana）	Gaudi3 互聯	基於 112 Gbps SerDes	2024 年公開資訊

注：以上數字來源於公司官網或公開技術演講，不包含第三方實測驗證，部分數字可能含雙向總頻寬換算。

10.3 聯結器廠商（差分背板/高速線纜）

• Amphenol：ExaMAX2/ Paladin 系列面向 112 Gbps 設計，差分對阻抗和串擾效能在採用高階材料後最佳化。
• Molex：NearStack/ Mirror Mezz 支援高密度差分走線，用於 AI 伺服器內部互聯。
• TE Connectivity：Sliver/ Multigig RT 系列，與 OIF 標準對齊。
• Samtec：提供高速電纜與背板方案，公開資料顯示其支援 112 Gbps PAM4 的傳輸距離優於行業平均。

（未引用具體引數，因各廠商測試條件不同，效能對比需結合實際通道模擬。）

11. 風險

1. 物理極限與良率風險：向 224 Gbps 邁進時，差分通道損耗、串擾和模式轉換控制的視窗極窄，微小的製造偏差（銅箔粗糙度、層間對準誤差）即可導致眼圖閉合，晶片與基板良率下降，可能推遲量產時間。
2. 材料供應與地緣因素：超低損耗板材和 ABF 載板的核心供應商集中，地緣政治衝突或貿易管制可能導致供應中斷或成本上升。例如 2021—2022 年間 ABF 短缺曾推高封裝成本（公開行業報道）。
3. 替代技術威脅：片內光互連（如矽光子中介層）、共封裝光學（CPO）逐步發展，若未來在距數釐米至米級的互連中成本與功耗優於電差分，會侵蝕電差分對的市場空間。但短期內銅差分在功耗和成熟度上仍佔優。
4. 標準碎片化：高頻寬互連面臨多種競爭標準（UCIe、BoW、AI-specific 私有擴充套件、不同的線纜聯盟規格），如果出現互不相容的物理層要求，可能導致 IP 與晶片重複投資，降低規模效應。
5. 測試成本高企：112 Gbps 以上需要昂貴的 VNA、BERT 與探針臺，對於中小系統廠商構成驗證瓶頸，可能拖累迭代速度。
6. 功耗牆：長距 224 Gbps PAM4 SerDes 功耗可能達到 10 pJ/bit 以上，若不能借助更先進製程和架構降低，將在高密度晶片中引發散熱問題。

12. 誤讀糾偏

1. “差分訊號就是兩根線反相，所以長度必須完全相等” 實際的關鍵在於等延遲與相位匹配。佈線中通過蛇形繞線補償長度差異，但彎折本身會引入阻抗不連續和模式轉換。設計需結合電磁模擬最佳化，並非盲目追求物理等長。有的情況下稍微不對稱長度通過模擬可控，可降低繞線帶來的非均勻性。

2. “差分對可以忽略參考平面” 儘管差分對通過彼此的耦合提供部分迴流路徑，但在實際 PCB 與封裝中，仍需連續的低阻抗參考平面（地或電源）來保證阻抗控制和 EMI 抑制。如果參考平面開槽或斷裂，會造成嚴重的阻抗突變與共振峰，直接惡化 Sdd21 與模式轉換。

3. “差分阻抗就是每根線對地的單端阻抗的兩倍” 這隻在弱耦合情況下近似成立。緊耦合時，奇模阻抗遠低於單端對地阻抗，且兩根線的單端阻抗會因另一條線的靠近而改變。必須通過二維/三維場求解器提取奇偶模引數並反推差分阻抗，典型目標 100 Ω 是通過線寬/間距/介質厚度聯合調控實現。

4. “差分對天然免疫全部 EMI 與噪聲” 差分對能夠抑制以共模形式進入的干擾，但如果幹擾在兩條線上幅度或相位不平衡（差模干擾），依然會影響訊號。此外，差分走線自身在奇模傳播時仍會產生雜散輻射，尤其是在彎折或聯結器處。EMI 合規仍需遮蔽、濾波等措施。

5. “只要 Sdd21 達標，鏈路就無憂” Sdd21 只是通道傳遞函式幅度。反射（Sdd11）、模式轉換、串擾、電源噪聲耦合等因素同樣可能導致眼圖閉合和誤碼。系統設計應綜合考察 COM 界限，而不僅僅關注差模插入損耗。

13. 最新事件

（以下事件來源於截至 2025 年初的公開行業資訊，均未包含內幕或預測。）

• PCIe 7.0 規範推進：PCI-SIG 於 2024 年釋出了 PCIe 7.0 規範 v0.5，定義單通道 128 GT/s（128 Gbps PAM4），保持對差分 85 Ω 物理層的要求，並引入更強 FEC 與訊號調變方案，預計 2025 年完成正式版。
• 224 Gbps SerDes IP 展示：2024 年 DesignCon 與 OFC 會議上，Synopsys、Cadence、Rambus 等均展示了 224 Gbps 測試晶片與系統方案，但在量產成熟度和功耗方面仍需最佳化。
• UCIe 2.0 更新：UCIe 聯盟於 2024 年釋出 2.0 版本（公開新聞），優化了差分物理層引數，支援更多封裝型別，並引入了對更高頻寬密度的架構擴充套件。
• AI 晶片互連競賽：NVIDIA 2024 GTC 公佈 Blackwell 平台採用第五代 NVLink，總頻寬達 1.8 TB/s（公開資訊）；AMD 下一代 Instinct 及 Intel Gaudi 3 也在加速採用 112 Gbps 及以上差分互連。
• CPO 與電差分並行發展：Broadcom 等公司的 51.2 T 交換晶片已演示共封裝光學，但在短距離仍大量採用電差分互連。2024 年行業會議普遍認為，電差分在晶片內與封裝內互連的主導地位難以在五年內被光取代。
• 標準組織關注差分通道評估方法：IEEE 802.3dj 與 OIF 持續修訂 COM 和 ER 等規範，旨在將差分通道評估從簡單 S 引數擴充套件到包含 PAM4 FEC 效應，相關方法學更新預計 2025 年融入實施協議。

14. 追蹤指標

關注差分對技術與產業演進可重點追蹤以下指標（均能從公開資訊獲取）：

1. 新一代 SerDes IP 流片公告：112 Gbps 滲透率與 224 Gbps 測試晶片進度，反映物理層技術成熟度。
2. PCIe 7.0/ CXL 3.x/ UCIe 2.0 正式釋出：物理層差分引數與合規要求更新。
3. IEEE 802.3 / OIF-CEI 標準通道引數：插入損耗、回損、COM 限值等，直接影響材料與聯結器要求。
4. 高速材料供應商財報及擴產計劃：低 Dk/Df 覆銅板、ABF 載板產能與價格走勢。
5. 光模組與 AEC 線纜出貨量：100G/通道以上的差分電介面總 TAM 估算。
6. 先進封裝（CoWoS/ EMIB）開工率與良率：內含高密度差分佈線的封裝結構產出能力。
7. 測試裝置廠商季度表現與新產品推出：VNA/BERT 的頻寬升級節奏。
8. AI 加速晶片單顆互連頻寬及通道數增長趨勢：各代 GPU/AI ASIC 的 NVLink、Infinity Fabric 總頻寬翻倍速度。
9. 國際聯結器巨頭資料中心業務營收：反應高速差分聯結器與電纜方案的需求變化。
10. 相關學術論文與會議：DesignCon、ISSCC、OFC 上關於差分通道均衡、新型編碼與 224 Gbps 實驗成果。

15. 信源

• Eric Bogatin, Signal and Power Integrity — Simplified, Pearson.
• Howard Johnson, Martin Graham, High‑Speed Digital Design: A Handbook of Black Magic, Prentice Hall.
• TIA/EIA-644-A, Electrical Characteristics of Low Voltage Differential Signaling (LVDS) Interface Circuits.
• OIF-CEI-112G & OIF-CEI 實施協議 (www.oiforum.com).
• PCI-SIG 基礎規範 (PCIe 5.0/6.0/7.0 draft)，www.pcisig.com.
• JEDEC HBM3/UCIe 標準 (www.jedec.org, www.uciexpress.org).
• IEEE 802.3 Ethernet 標準（802.3ck, 802.3dj 草案）.
• Synopsys, Cadence, Rambus 官方網站產品與新聞稿.
• Keysight, Tektronix, Anritsu 應用筆記.
• 公開第三方行業報告摘要（IPnest, LightCounting, Prismark, Bishop & Associates）— 全文需通過相應機構購買。
• 各公司財報及投資者交流會公開材料.

注：本頁所有具體公司資訊僅來自其公開揭露，未包含內幕訊息或投資建議。市場資料與預測引用均指明機構，但受限於資料獲取，具體財務數字均標明“公開資料未見”或註明需查閱付費報告。