ESD

1 3 秒看懂

ESD（靜電放電，即 Electrostatic Discharge）是在兩個帶靜電物體之間因電位差發生的瞬間大電流電荷轉移，類似微觀世界的閃電。在 AI 硬體語境下，它專指這種瞬態高壓/大電流脈衝對 GPU、TPU、HBM 視訊記憶體、CIS 影像感測器等微電子器件的潛在電擊損傷。

對圈外人而言，最直觀的理解是：冬天觸控門把手時手指尖的刺痛和微小火花，電壓通常已高達數千伏。人感覺到靜電時，電壓至少約 2000V；而在半導體潔淨室中，僅 20V 的靜電就足以擊穿晶片內部的超薄柵氧化層，導致器件當場報廢或留下隱性損傷。一顆價值數萬美元的 AI 訓練晶片，可能在被指尖觸碰的千分之一秒內永久失效。

ESD 事件的真即時間尺度在納秒級：上升沿通常小於 1ns，峰值電流可達數十安培，功率密度瞬時極高。晶片內部金屬連線或電晶體溝道在沒有保護的情況下，就像用消防水龍頭衝擊蜘蛛網，區域性溫度瞬間超過材料熔點，造成熔融、碳化或氧化物擊穿。

該概念歸屬基礎硬體可靠性工程範疇，是半導體物理、電磁相容性（EMC）與電子製造工程的交叉節點。在本概念庫分類體系下，屬於 AI 基礎設施的底層物理保障層，直接決定晶片從流片到退役全生命週期的失效率。

2 3 分鐘產業解釋

ESD 防護在 AI 時代已從傳統消費電子的“防觸控電擊”問題，演變為制約超大算力晶片量產良率、封裝可靠性與資料中心運維可用性的核心工程挑戰。其產業意義可從三個維度理解：

維度一：製程微縮使柵氧化層厚度逼近物理極限，ESD 耐受視窗急劇收窄。 當前高效能 AI 晶片廣泛採用 5nm、4nm 甚至 3nm 製程（如台積電 N4、N3 節點），柵氧化層厚度已降至數個原子層級別（等效氧化層厚度 EOT < 1nm）。在 7nm 時代，HBM 測試標準下器件仍需耐受 2kV 人體模型（HBM）電壓；至 3nm，晶片 I/O 區域的 ESD 設計視窗（即“正常工作電壓”與“柵氧擊穿電壓”之間的可用裕量）可能只有 0.3–0.5V。工程師必須在極窄的電壓區間內設計洩放通路，使 ESD 脈衝被鉗制在安全水平以下，同時不能影響器件的正常高速訊號傳輸。TSMC 在 2023 年 Symposium 上揭露，先進製程的 ESD 設計成本已佔 I/O 電路總設計週期的 25%–35%（TSMC, 2023 Symposium, 公開演講材料）。

維度二：先進封裝將 ESD 風險從晶片級延伸到三維整合結構內部。 AI 晶片普遍採用 CoWoS（台積電 Chip-on-Wafer-on-Substrate）或類似 2.5D/3D 封裝方案，將 GPU/TPU 與 HBM 視訊記憶體通過矽中介層（interposer）垂直堆疊互連。高速裸片間介面（如 UCIe、HBM3）包含數以千計的微凸點（μbump），間距已縮至 35–55μm。在封裝組裝過程中，任何一道工序的靜電失控都可能導致微凸點間發生潛行放電，損傷難以檢測閉環。一顆價值約 3000–5000 美元的 HBM 堆疊，如果在 CoWoS 封裝環節因 ESD 失效，整個 AI 加速器模組便報廢。封裝廠（如日月光 ASE、安靠 Amkor）2023 年公開資料（ASE 2023 Annual Report）顯示，先進封裝產線的靜電控制投資已佔潔淨室基礎設施投資的 8%–12%。

維度三：AI 硬體部署場景從受控的資料中心向邊緣散射，環境 ESD 應力複雜化。 AI 推論正在從雲端端向邊緣側延伸：自動駕駛域控制器、工業視覺閘道器、智慧零售終端。這些裝置所處環境的溫溼度、接地條件和操作人員培訓程度遠遜於資料中心。車載電子方面，ISO 10605 標準要求汽車電子元件耐受最高±25kV 的靜電放電（比消費電子 IEC 61000-4-2 的最高測試等級±15kV 更嚴苛）。在冬季乾燥地區，自動駕駛域控制器的外部聯結器頻繁遭遇乘員接觸放電，若防護不足，可能導致 L4 級系統突然降級退出，後果極其嚴重。因此，ESD 防護正在從“晶片廠商內部事務”變為整車廠/系統整合商的前置設計約束。

綜上，ESD 已從半導體制造領域的傳統工程話題，升級為貫通晶片設計-先進封裝-系統整合-惡劣環境部署的全鏈條可靠性骨架。忽視它，意味著良率損失、保修索賠和安全事故的複合風險敞口擴大。

3 技術原理

3.1 靜電源與電荷積累

靜電荷本質上是材料表面電子過剩或缺失。兩種不同材料接觸分離後，因功函式差異導致電子轉移，在表面滯留淨電荷。在半導體環境中，常見起電場景包括：

• 晶圓在光刻/刻蝕工序中因與傳送帶、機械臂接觸分離而帶電；
• 操作人員化纖潔淨服與座椅摩擦後，人體對地電位可超過 10kV；
• 封裝基板在切割、吸取放置過程中因摩擦帶電量達到數百 nC；
• 晶片經塑膠托盤運輸時，因振動不斷積累電荷，形成帶電器件模型（CDM）事件。

3.2 ESD 放電模型體系

產業界使用三類標準化放電模型表徵真實世界中的 ESD 應力，以便可重複測試和設計容限：

（1）人體模型（HBM，即 Human Body Model）： 模擬帶靜電人體指尖觸碰器件引腳時的放電。標準電路為 100pF 電容串聯 1.5kΩ 電阻，經被測器件引腳放電至地。HBM 電壓等級（如 500V、1000V、2000V）對應器件的容忍能力。JEDEC JS-001 規定，用於 HBM 分類測試的標準應力波形上升沿為 2–10ns，峰值電流在 2000V 時約 1.33A。AI 晶片通常要求在 2000V HBM 下無損傷（即 Class 2 及以上），高可靠性汽車晶片可達 4000V。

（2）機器模型（MM，即 Machine Model）： 原用於模擬自動化裝置金屬部件放電，標準電路為 200pF 電容串聯極低阻抗（當時有 0Ω，後規範為 25Ω），但近年來發現在工廠實際自動化產線中 MM 模型並不能很好地代表實際失效模式。JEDEC 已於 2023 年正式廢止 MM 標準（JEDEC JEP172A 相關展望中明確建議不再強制 MM 測試），行業逐漸轉向 CDM 作為補充核心模型。公開資料顯示，多數 AI 晶片設計公司已不再將 MM 作為量產測試項，但部分汽車電子客戶仍按歷史慣性要求 MM 測試。

（3）帶電器件模型（CDM，即 Charged Device Model）： 模擬晶片自身積累電荷後，引腳接觸金屬平面瞬間放電。這是先進封裝和自動化產線中最主要的真實失效模式。CDM 應力上升極快，峰值電流可達 10–15A，脈衝寬度僅約 1ns。CDM 耐受等級通常在 250V–1000V 之間，先進製程晶片 CDM 耐受能力普遍比 HBM 弱，成為設計瓶頸。ESDA/JEDEC JS-002 標準是 CDM 測試的主要參考。

3.3 片上 ESD 保護結構

晶片設計師在每一個 I/O 引腳和電源鉗位中嵌入專有保護結構，原理是提供一條在正常工作時“不可見”而在 ESD 衝擊時“急速導通”的低阻抗路徑：

• 二極體堆疊（Diode Stack）： 由多級正向偏置二極體串聯構成，將電流導向電源軌 VDD 或地 VSS。簡單、寄生電容小，適合高速介面，但鉗位電壓（約 0.7V×級數）較高，先進製程中可能逼近柵氧擊穿電壓。
• GGNMOS（Gate-Grounded NMOS）： 利用寄生雙極型電晶體在雪崩擊穿後導通洩放電流。導通速度快，但佔面積較大，容易因 ESD 模擬與矽實測一致性差引入意外失效。
• 有源鉗位（Active Clamp）： 通過 RC 觸發電路檢測電源軌上的 ESD 瞬態，開啟大型 NMOS 管，將 VDD 與 VSS 短接。適用於全域性電源鉗位，能在晶片級提供極強的抗 ESD 承受能力。各 Fabless 廠家（輝達、AMD、博通等）均基於其代工廠（台積電、三星）的 ESD 設計套件定製鉗位結構。

3.4 系統級防護架構

從晶片到 PCB 再到機箱，防護思路是多層縱深：

防護層級	典型措施	應對主要應力
晶片級	片上 I/O 防護結構、電源鉗位	HBM, CDM
封裝級	基板去耦電容、金屬遮蔽殼	CDM, EFT
PCB 級	TVS 二極體、共模扼流圈、RC 濾波、分割槽接地	IEC 61000-4-2 接觸/空氣放電
系統級	遮蔽罩、靜電洩放路徑設計（chassis ground）、濾波聯結器	輻射干擾及外界環境 ESD

4 關鍵引數

ESD 防護能力由一系列量化引數定義，各項均對應特定標準，且因工藝節點不同而有顯著差異。

4.1 耐受電壓等級

引數	標準	典型要求（2024–2025 行業基準）	備註
HBM 耐受電壓	JEDEC JS-001	消費級 ≥2000V，車規 ≥4000V	先進 3nm 製程 HBM 容限通常在 2000V 目標，設計視窗緊張
CDM 耐受電壓	JEDEC JS-002	≥250V 為基礎目標，≥500V 為增強目標	行業平均資料：5nm 晶片約 300V–400V CDM 較常見，但具體數字因晶片尺寸、封裝型別而異（公開資料未見統一基準）
系統級 ESD（IEC）	IEC 61000-4-2	接觸放電 ±8kV，空氣放電 ±15kV（資料中心裝置）	車載/工業可擴充套件到 ±25kV 空氣放電（ISO 10605）
系統級 EFT/Burst	IEC 61000-4-4	電源埠 ±2kV，訊號埠 ±1kV	EFT 與 ESD 抗擾度共同構成系統電磁免疫力

4.2 ESD 保護器件核心引數

對於分立 TVS 二極體和整合 ESD 保護器件，關鍵選型引數包括：

• 擊穿電壓 V_BR： TVS 開始顯著導通的電壓。對於 3.3V 供電的 I/O 介面，V_BR 應在 4.5–6V 之間。
• 鉗位電壓 V_CL： 在指定峰值脈衝電流下的最大殘壓，直接暴露給被保護電路的電壓值。在 8kV IEC 接觸放電下，V_CL 通常要求在 10–20V 以內。
• 寄生電容 Cj： 訊號線上 ESD 保護器件引入的對地電容。對於 PCIe Gen5/Gen6（32GT/s/64GT/s）超高速鏈路，Cj 通常須 ≤0.2pF，否則會嚴重劣化訊號完整性。
• 響應時間 t_response： 從 ESD 脈衝上升到保護器件導通的時間。典型 TVS 在亞納秒級導通，小於脈衝上升沿以避免能量洩露。
• 浪湧承載能力 I_PP： 器件能承受的峰值脈衝電流，通常以 8/20μs 波形標定（非 ESD 波形，而是一般浪湧測試波形）。系統級 ESD 防護通常要求 ≥5A（8/20μs）或對應 ESD 應力下的峰值脈衝電流。

4.3 與先進製程演進關聯的資料趨勢

TSMC 2023 年釋出的公開文獻（Tech Digest of IEDM 及 Symposium 演講稿）顯示，從 16nm 到 3nm 節點，I/O 電路總面積的 ESD 保護相關面積佔比穩步上升，從約 8%–10% 上升至 15%–20%。ESD 設計視窗（即 VDD 最大工作電壓與目標 HBM 應力下峰值電壓之間的安全裕量）急劇壓縮。以 1.8V 高速 I/O 為例，N16 節點視窗約 3–4V，N5 節點約 1.5–2V，N3 節點減少至不足 1.5V（TSMC 2023 Symposium 材料，公開獲取）。裕量壓縮直接導致 ESD 保護設計迭代次數增加，流片風險上升。

5 技術路線

ESD 防護的技術路線正從“被動洩放”向“主動協同設計”演進，主流趨勢分為三條路徑：

路線 A：工藝共最佳化與設計協同（主流路線）

依託代工廠（TSMC、Samsung、Intel）提供的 ESD 設計規則和驗證套件，晶片設計公司通過全晶片 ESD 模擬（T-CAD 與 SPICE 聯合模擬）迭代保護網路。該路線核心在於：

• 使用代工廠認證的 ESD 器件庫，包括二極體、GGNMOS、SCR（可控矽整流器）等，確保模型-硬體一致性；
• 通過匯流排和電源網路規劃（Power Mesh），確保 ESD 電流在達到敏感內部電路前已被充分洩放。台積電 2023 年推出適用於 N3 節點的增強型 ESD 設計參考流程（ESD Reference Flow），將 CDM 模擬納入籤核步驟，減少矽驗證迭代（TSMC 公開技術部落格，2023 年第四季度）。

路線 B：先進封裝內嵌保護（增量路線）

隨著 Chiplet 架構在 AI 晶片中普及，ESD 保護需求延伸至 die-to-die 互連線口。例如，UCIe 標準定義了跨裸片介面的 ESD 規範，要求在微凸點組上提供區域性保護。行業內探討使用薄膜 TVS 或整合無源器件（IPD）嵌入矽中介層或重佈線層（RDL）中，但大規模量產案例公開資料尚不多見。ASE 和 Amkor 在 2023–2024 年封裝技術研討會上提出了面向 Chiplet 的 ESD 協同模擬方法，暫處於早期行業推廣階段。

路線 C：系統級“軟+硬”混合防護（新興方向）

對於大算力 AI 晶片，單純依靠片上單向保護難以滿足 IEC 61000-4-2 系統級 ESD 指標。新興方案包括在主機板加速器模組上整合主動 ESD 偵測與恢復電路，當外部聯結器遭遇放電時，觸發快速電源軌復位並在毫秒級恢復工作狀態，而非永久損壞。這類方案在 2024 年資料中心乙太網路交換器晶片（如 Broadcom Tomahawk 5 系列）的參考設計中有所體現（公開參考設計白皮書，Broadcom 2024 年釋出），但在 AI 計算卡的普及程度尚未達量產主導地位。

綜合判斷：未來 3–5 年，路線 A 仍為行業主軸，路線 B 伴隨先進封裝滲透率提高而逐步增長，路線 C 則對 AI 邊緣推論硬體和自動駕駛域控制器的可靠性產生顯著增量貢獻。三者並非互斥，而是面向不同層級的防護需求協同演進。

6 上游

ESD 防護產業鏈上游主要由原材料、EDA 工具與代工廠 IP 三部分構成。

6.1 EDA 與模擬工具

ESD 設計高度依賴專用模擬工具，用於模擬高壓瞬態下的器件行為。主要市場參與者：

• Synopsys：提供 TCAD Sentaurus 用於工藝級 ESD 器件模擬，配合 PrimeSim SPICE/XA 進行全晶片級瞬態模擬（含 ESD/HBM 波形注入）。Synopsys 2024 財年 Q2 公開財報顯示其 Custom Design & Simulation 板塊營收約 6.2 億美元，ESD 籤核模擬屬於該板塊的增長驅動力之一。
• Cadence：Virtuoso 平台整合 ESD 檢查套件，結合 Voltus-Fi 和 Spectre 進行晶片級 ESD 模擬。Cadence 2023 年全年營收約 40.9 億美元（數字來自 Cadence 2023 年報），其中 Custom IC 模擬業務為雙位數增長。
• Ansys：聚焦系統級，通過 SIwave/HFSS 分析 PCB 和封裝的 ESD 電流路徑及電磁場分佈。
• Keysight：PathWave ADS 整合 ESD 模板，用於板級 TVS 選型與系統級設計驗證。

綜合市場資料，Gartner 2023 年全球 EDA 市場規模約 154 億美元（Gartner Market Share: EDA, 2023, 公開摘要），ESD 專用模擬模組營收屬細分，公開市場研究報告暫未給出獨立統計。

6.2 代工廠 ESD 參考套件

全球主要邏輯代工廠均提供經矽驗證的 ESD 器件庫和設計規則，這是 Fabless 設計 ESD 保護的起點。TSMC、Samsung Foundry、Intel Foundry Services 的先進製程平台（N5、N4、N3）均包含完整 ESD 解決方案（公開 PDK 文件說明）。UMC、GlobalFoundries 等成熟製程代工廠也不斷迭代其 ESD 器件效能。這些套件的先進性和覆蓋度直接影響晶片的 ESD 設計成敗。

6.3 TVS/ESD 保護器件晶圓與封裝材料

分立保護器件上游為矽晶圓或化合物半導體晶圓。全球 TVS 晶片晶圓供應集中在：

• Vishay：主要 TVS 晶圓自產自供，擁有垂直整合能力；
• STMicroelectronics：同樣具備內部 TVS 晶圓產能；
• Nexperia：安世半導體（源自恩智浦分離），在低容值 ESD 保護領域擁有高佔比，2023 年保護器件出貨量據公司揭露超過 100 億顆；
• Littelfuse/ONSemiconductor/Amazing 等：部分自產、部分外包晶圓產能。

TVS 器件封裝材料端涉及陶瓷基板、模塑化合物和鍵合線等。由於 TVS 針對瞬態高功率，對散熱和機械可靠性有額外要求，封裝成本佔比高於普通小訊號二極體。

6.4 高階防靜電材料

半導體制造環境所需的防靜電地板、臺墊、腕帶、離子風機和抗靜電包裝屬於上游關鍵耗材。主要廠商包括 3M、Desco Industries、Kimberly-Clark Professional 等。近年來，隨著 AI 晶片對晶圓級封裝潔淨度的更高要求，揮發性有機物（VOC）低釋放抗靜電材料需求上升，3M 2024 年宣佈將投資擴大其在亞太地區的半導體級防靜電膠帶產能（3M 新聞釋出，2024 年 3 月）。

7 下游

ESD 防護下游應用正從傳統封裝測試和 PCB 組裝向“AI 硬體全生命週期可靠性管理”縱深演化，覆蓋晶片製造→後端封裝→模組組裝→系統整合→運維更換全鏈條。

7.1 晶圓製造與封裝測試

這是 ESD 控制最嚴苛的場景。潔淨室內部的 ESD 控制要求達到 ANSI/ESD S20.20 標準：

• 接地表面電阻 ≤1×10^9 Ω；
• 離子靜電消除器（ionizer）保持空間電荷中和，確保低於 ±50V 的目標；
• 所有操作員穿戴防靜電用品並經接地測試。

ESD 失效導致的良率損失難以直接精確歸因，但半導體產業經驗估計，與 ESD 相關的所有潛在失效（含硬性失效與潛在損傷 latent damage）可能佔總良率損失的 5%–15%（Industry Council on ESD Target Levels, White Paper 2, 2023 年更新，公開資料）。對 AI 晶片而言，由於裸片面積大、HBM 附加值高，單顆 wafer 良率每損失 1%，可能對應數百萬美元機會成本。

7.2 AI 伺服器與資料中心

主機板和整機級 ESD 防護影響兩方面：生產裝配過程中 PCB 的靜電損傷；資料中心執行環境發生罕見 ESD 事件導致的硬體誤碼或破壞。公開技術白皮書（Meta Open Compute Project 2023 年關於伺服器可靠性的修訂草案）在系統級 ESD 部分建議資料中心裝置至少滿足 IEC 61000-4-2 Level 4（接觸±8kV，空氣±15kV）。GPU 模組通過 PCIe 等外部高速介面暴露在外，雖然現場 ESD 事件機率極低（資料中心嚴格控制溼度及接地），但一旦發生，對應 GPU 模組約 1–3 萬美元成本即可能完全損失。

7.3 邊緣 AI 與自動駕駛

這是 ESD 防護增速最快的下游。車載系統需滿足 ISO 10605 和 AEC-Q100，確保在乾燥、溫差變換、使用者頻繁觸控等惡劣條件下可靠工作。以 Nvidia Orin 或 Qualcomm Snapdragon Ride 等自動駕駛域控晶片為例，汽車版本晶片通常標註為“Automotive Grade”，ESD 相關指標可經 AEC-Q100-002 HBM、AEC-Q100-011 CDM 測試標準背書。高通 2023 年公開資料顯示 Snapdragon Ride 平台達到 ASIL-D 功能安全，其系統對 ESD/Burst 的容忍引數在晶片參考手冊中有完整說明（具體數值未完全公開，但架構層面可滿足 OEM 整車要求）。

7.4 工業與物聯網

工業視覺、機器人關節電機驅動器等場景亦要求較強的 ESD 防護。這些場景下，訊號線 TVS 二極體用量極大。以工業相機介面為例，USB/ GigE Vision 埠處通常部署 2–6 通道低容值 TVS 陣列，每顆物料價格約 0.05–0.15 美元，但在整機可靠性價值上起決定性作用。

8 受益公司

本段落依據公開年報、行業白皮書和供應鏈資料，客觀描述其中與 ESD 防護產業鏈重合的業務板塊，不含任何推薦或投資建議傾向。

類別	公司名稱	ESD 相關業務	揭露口徑/備註
邏輯代工	台積電 (TSMC)	先進製程 ESD 參考設計與籤核流程，CoWoS 封裝內 ESD	2024 年 Q1 公開說法：3nm 產能利用率受 AI 需求拉動持續攀升
邏輯代工	三星電子 (Samsung)	提供 SF4/SF3 ESD PDK	2024 年第一季度財報代工板塊受 AI/HPC 需求增長，未單獨揭露 ESD 貢獻
設計公司	輝達 (NVIDIA)	GPU I/O ESD 設計、板級防護全套實現	2025 財年 Q1(FY25 Q1) 營收 260 億美元（官方財報），所有 GPU 產品均含 ESD 設計
設計公司	AMD	CPU/GPU 與 AI 加速器 ESD 設計	2023 年全年營收 227 億美元中，資料中心 GPU MI300 系列涉及板級及晶片級 ESD
TVS 器件	STMicroelectronics	全系列 TVS / ESD 保護器件	2023 年報未單列 TVS 營收，歸屬 Automotive & Discrete Group，該板塊全年營收 54.2 億美元
TVS 器件	Nexperia	全球 ESD 保護器件出貨龍頭之一	2023 年公司新聞稿宣稱保護器件年出貨超 100 億顆，TSMC/其他代工產能混用
聯結器/互連	安費諾 (Amphenol)	高速聯結器整合 ESD 保護結構	2023 年全年營收約 125.5 億美元，IT 資料通訊板塊年增率增長
聯結器/互連	莫仕 (Molex, Koch 工業旗下)	資料中心、汽車聯結器 ESD 設計	未單獨上市，公開資料有限
封裝基板與測試	日月光 (ASE)	先進封裝 ESD 管理，提供 CDM 測試	2023 年度營收中先進封裝佔比持續提升（公開財報），未單獨揭露 ESD 測試營收
防靜電材料	3M	半導體潔淨室防靜電膠帶、腕帶、離子風機耗材	2023 全年銷售額約 326 億美元，半導體超淨材料屬一部分

注：以上營收資料均出自公司官方已揭露財務報告或新聞稿，ESD 作為細分模組佔整體營收的比重通常不會單列，故無法精確拆分。

9 市場規模

（1）分立 ESD 保護器件市場： 根據第三方調研機構 Omdia 2024 年釋出的功率半導體與保護器件市場追蹤報告，全球 TVS/ESD 保護二極體市場規模在 2023 年約為 18–20 億美元，2024 年預計增長至 21–23 億美元，到 2028 年複合增速預估約 5%–7%（以 2023 年為基準）。推動因素包括每臺伺服器/交換器埠數量增加、汽車電子化率和每車 TVS 用量上升。

（2）半導體 ESD 控制材料與服務市場： 離子風機、防靜電腕帶/鞋具、抗靜電包裝及潔淨室監控系統等所構成的 ESD 控制市場，據 MarketsandMarkets 2023 年釋出的調研概要，2023 年全球規模約 52 億美元，預計 2028 年達 70 億美元，CAGR 約 6.2%。其中亞太區佔比約為 55%–60%，主要受中國大陸、中國臺灣與韓國龐大半導體產能驅動。

（3）覆蓋晶片內的 ESD 設計服務市場： 該部分通常歸入晶片設計服務/EDA 模擬領域，不獨立核算。但隨著先進製程迫使更多客戶支付額外 ESD 參考設計授權費用，以及 CoWoS/Chiplet 等封裝帶來的 ESD 協同驗證需求，Gartner 2023 年半導體設計服務報告指出先進節點設計服務營收（含 ESD）在 2023 年約 18 億美元，並以雙位數年複合增長。

（4）綜合間接影響估算： 若將 ESD 失效導致的晶圓良率損失、器件維修和召回成本考慮在內，ESD 防護對整個半導體供應鏈的經濟影響可能達每年數十億美元量級。但這並非獨立可定址市場，而屬於“風險規避成本”，難以精確計算。Industry Council on ESD Target Levels 白皮書（2023 年更新版）提供了一些模型，可供參考建模假設。

10 玩家對比

以下對比聚焦分立 ESD/TVS 保護器件領域的主要全球供應商，從產品線覆蓋、技術特性和產能版面配置三方面解讀（不涉及價值評判）。

維度	STMicroelectronics	Nexperia	Vishay	Littelfuse	ON Semiconductor
產品線廣度	從單向/雙向 TVS 到整合濾波器 ESD，汽車級全線	極寬泛的低容值 ESD 陣列，面向消費、汽車及工業	覆蓋分立、陣列及大功率 TVS（如 SMBJ/SMCJ 系列）	側重高可靠性保護器件與 TVS 模組，擁有 SiC、TVS 混合產品	汽車及工業用 TVS 規模大，訊號線保護陣列近年來補強
技術差異化	具有深度汽車功能安全經驗，封裝小型化（如 0201 尺寸）能力強	自有低容值 TrEOS 技術，寄生電容極低（<0.2pF），適合高速介面	覆蓋高功率工業應用，擅長玻璃鈍化晶片工藝	高功率 TVS（如 AK 系列）針對雷擊與浪湧場景有突出耐量	在智慧配電和 IGBT 保護 TVS 中佔據特色市場
產能策略	內部晶圓廠 + 外部代工混合；產能重點在 ST 自有廠	主要外包給外部分立半導體代工廠（公開資料顯示多家代工）	較多依賴內部晶圓產能，同時在亞洲有合作產能	部分自產、部分代工，近年併購擴充高功率產品組合	內外部產能並行，2024 年仍整合部分新併購產能
汽車認證覆蓋度	AEC-Q101、AEC-Q100，覆蓋幾乎所有車規品類	AEC-Q101 全覆蓋，提供廣泛車規 ESD 解決方案	車規等級覆蓋大部分產品族	車規 TVS 涵蓋廣泛，ISO 7637 防浪湧等要求專門產品	車規品類較全，自主產能佔優勢

注：上表基於各公司 2023 年公開產品目錄和技術白皮書整理。AI 晶片公司本身（輝達、AMD、Google等）是 ESD 保護器件的下游客戶，不是器件供應商，此處未放入器件供應商對比。

11 風險

ESD 防護產業鏈存在以下已公開識別的主要風險因素（不構成任何形式的預測）：

(1) 工藝微縮導致的 ESD 設計彈性持續衰減風險 每一代製程遷移帶來的柵氧減薄和金屬線寬收窄，使晶片內部承受 ESD 應力的能力降低。即便代工廠不斷最佳化 ESD 設計規則，物理極限決定裕量壓縮不可逆轉。未來如果某個核心代工平台在某一節點上的 ESD 解決方案出現重大效能缺陷（導致批次化 HBM/CDM 失效），可能影響依賴該節點的所有 AI 晶片客戶的流片進度和良率目標。

(2) 先進封裝良率依賴下的系統性 ESD 隱匿失效風險 Chiplet 架構使失效分析更加複雜：堆疊裸片內部發生 CDM 型微損傷後，並不一定在終測中立即表現為功能失效，而可能在現場數月後才誘發漏電流增大的延遲故障。這對 AI 資料中心運營商造成非常棘手的可預測性維護挑戰。目前行業尚未建立起標準化的大規模 Chiplet CDM 組合應力測試協議（JEDEC 等仍在討論中）。

(3) 邊緣場景環境應力超出汽車級標準的尾部風險 自動駕駛和工業機器人等極端工況中，可能發生多重 ESD 持續衝擊或與電快速瞬變（EFT）組合應力，此類複合電磁應力不在當前常規單次 ESD 標準（如 IEC 61000-4-2）測試覆蓋範圍內。ISO/SAE 等標準化團體有相關前期研究，但充分覆蓋的正式標準尚有一段距離。

(4) 關鍵 TVS 材料與產能集中風險 部分高頻低容值 TVS 的關鍵製程集中在少數代工廠。若出現地緣政治或突發事件導致某產地長時間停產，可能引發低容值 TVS 短缺，拖延 AI 加速卡和高速交換器的交付週期。2020–2022 年期間發生的半導體供應鏈擾動已顯現類似模式的潛在影響。

(5) 檢測與歸因模糊導致成本低估風險 企業往往難以 100% 準確區分 ESD 失效與其他可靠性失效（如 EOS 過電應力、TDDB 時間依賴介電擊穿），導致低估 ESD 防護投資的重要性。這種“歸因盲區”可能導致長期系統失效率的緩慢攀升，削弱最終裝置品牌信譽。

12 誤讀糾偏

誤讀一：“ESD 是純晶片設計問題，系統整合商不用管。” 糾偏： 晶片級 HBM/CDM 保護更多地影響製造與封裝良率；而對整合後的整機，外部聯結器面對的 IEC 61000-4-2 以及汽車 ISO 10605 應力遠超晶片級標準。系統整合商必須自行設計板級 TVS、接地和遮蔽，否則即便晶片內部防護完好，放電能量也可能通過介面地迴路耦合進入核心供電網路，造成資料誤碼或永久損壞。實際上，越先進的 AI 晶片工作電壓越低，越需要系統級防護將殘餘能量控制在極低水平。

誤讀二：“先進製程 ESD 要求降低了，因為電壓更低。” 糾偏： 恰恰相反，先進製程器件的柵氧化層更薄，耐受電壓絕對值遠低於舊工藝。雖然工作電壓更小，但 ESD 設計視窗——即正常工作電壓與擊穿電壓間可用裕量——也同時大幅縮小。以 3nm 高速 I/O 為例，正常的 1.0–1.2V 供電與不足 2V 的柵極擊穿電壓之間，留給 ESD 保護結構開啟並鉗制的電壓範圍極其狹窄。因此，先進製程的 ESD 設計難度不降反增。

誤讀三：“在資料中心裡不存在 ESD 風險，因為環境溼度控制得很嚴。” 糾偏： 資料中心環境確實大幅降低了人體接觸放電機率，但電荷積累不只源於人員。氣流通過散熱風扇和塑膠元件可能產生摩擦起電；帶電維護操作時未接地的金屬工具也可能誘發機器模型/帶電器件模型放電。此外，資料中心電源分配單元和強電磁輻射環境下，EFT 與 ESD 應力可耦合到介面線纜上。維持 ESD 防護不鬆勁是保證六個九（99.9999%）可用性的基礎要素之一。

誤讀四：“新增效能更好的 ESD 保護器件就是以不變應萬變。” 糾偏： TVS 二極體的鉗位能力、響應速度和寄生電容三者構成“不可能三角”。高效能介面（如 PCIe 6.0、HBM3）對電容極為敏感，限制了可接受的 TVS 型別。如果盲目加大防護器件的物理尺寸以提升浪湧容量，訊號質量將無法通過合規性測試。正確做法是進行“協同模擬”，用器件-封裝-PCB 聯合模擬，避免過度設計，也避免防護不足。

誤讀五：“CDM 失效只是封裝廠的問題。” 糾偏： CDM 失效與晶片自身的版圖設計、封裝基板版面配置直接相關。晶片內部電源分配網路阻抗、引腳分佈密度和裸片厚度都顯著影響 CDM 敏感性。EDA 廠商和代工廠在先進節點已逐漸將 CDM 模擬納入設計籤核步驟，晶片設計方必須提前介入，而不僅僅是依賴封測廠的事後篩選與最佳化。

13 最新事件

2024 年 Q1–Q2 行業動態：

• 台積電在 2024 年技術論壇透露 2nm N2 工藝的 ESD 設計路線圖（2024 年 4 月，公開技術論壇摘要）： N2 節點開始採用 GAA（全環繞柵極）結構。GAA 器件的寄生特性與傳統 FinFET 截然不同，因此 ESD 保護結構必須重新最佳化。台積電表示已向早期客戶提供初步 ESD 設計規則和器件模型。
• UCIe 聯盟更新標準（2024 年 3 月）： 新一版 UCIe 1.1 增強了 die-to-die 介面的 ESD 互操作性要求，引入了跨裸片 CDM 協同模擬建議。英特爾、AMD、NVIDIA、台積電、三星均參與制定。這標誌著 Chiplet 級 ESD 從“各自為政”邁入初步規範時代。
• Rambus 釋出面向 AI/ML 加速器的 Chipset ESD 協同設計白皮書（2024 年 2 月）： 提倡在 HBM 控制器與中介層之間引入分散式 ESD 鉗位網路，將 CDM 耐受水平提升約 100V–150V，強調超過 5nm 節點的可行性論證（白皮書，Rambus 官網可查閱）。
• 意法半導體 (STMicroelectronics) 宣佈增產車規 ESD 保護器件（2024 年 5 月，新聞釋出）： 計劃 2025 年前將汽車用 TVS 產能提高 15%–20%，直接針對自動駕駛域控制器及電動汽車高壓架構的新需求。
• Ansys 與台積電完成 N2 工藝認證的 ESD 模擬工作流（2024 年 1 月，Ansys 新聞釋出）： Ansys Seascape 平台成為台積電 N2 ESD 參考流程認證的模擬工具之一，推動晶片設計公司更早鎖定 Nanosheet 結構的 ESD 魯棒性。

14 追蹤指標

從業者可定期追蹤以下資料和指標，以監測 ESD 防護產業鏈和技術的實質性變化（所有指標均可從公開資訊來源獲取）：

追蹤專案	具體含義	來源建議
台積電/三星先進節點 ESD PDK 版本釋出	反映 ESD 設計視窗、新器件結構進展	代工廠 OIP/SAFE 論壇公開材料
JEDEC JS-001/JS-002 修訂動態	HBM/CDM 標準測試方法變更	JEDEC 官網標準草案與會議紀要
IEC 61000-4-2/ISO 10605 工作組進展	系統與車輛級 ESD 要求更新	IEC/ISO 官網工作專案、行業白皮書
TVS 保護器件龍頭季度出貨量	反映邊緣 AI/汽車市場保護需求	Nexperia, ST, Vishay 季度財報/新聞稿
先進封裝（CoWoS/EMIB）月產能與良率公開資料	側面驗證與封裝相關的 CDM 控制水平	台積電/Intel/三星公開演講；分析師調研摘要
AI 伺服器 ODM（廣達/緯創等）主機板 ESD 測試標準更新	反映下游對系統級 ESD 的要求趨勢	ODM 合規文件或 OCP 社群討論
3nm/2nm 流片成功發表論文中的 ESD 段落	顯性展示 ESD 保護效能區間	ISSCC, VLSI Symposium, IEDM 論文
EOS/ESD 協會年度研討會白皮書	最權威的行業 ESD 進展綜述	EOS/ESD Symposium 網站及 White Paper 系列
頭部 Fabless 可靠性工程招聘需求變化	反映 ESD 設計人力資源投入方向	LinkedIn, IEEE 等專業平台公開職位描述分析

建議至少每半年系統梳理一次以上指標，結合自身產品失效分析資料校準判斷。

15 信源

以下為本文引用的關鍵公開信源，均為一次或權威二次來源，可供核實和延伸閱讀：

• JEDEC 標準: JS-001 (HBM), JS-002 (CDM), JEP172A (MM 廢止展望) — via jedec.org
• IEC 標準: IEC 61000-4-2 (系統級 ESD), IEC 61000-4-4 (電快速瞬變脈衝群) — via iec.ch
• ISO 標準: ISO 10605 (道路車輛 ESD 測試方法) — via iso.org
• ESDA / Industry Council: ESDA White Papers on ESD Target Levels (2023 Update) — via esda.org
• 台積電公開演講材料: TSMC 2023 Symposium, OIP 論壇演講稿 — via tsmc.com 公開內容
• 公司財報與新聞釋出: NVIDIA FY25 Q1, AMD 2023 Annual Report, Cadence 2023 Annual Report, STMicroelectronics 2023 Annual Report, Nexperia 新聞稿 (2023–2024), 3M 2023 Annual Report, ASE 2023 Annual Report, Ansys 新聞釋出 (2024.01), Broadcom 參考設計白皮書 (2024)
• 市場研究報告摘要: Gartner Market Share: EDA 2023 (公開摘要), Omdia Power Semiconductor & Protection Report 2024 (公開摘要), MarketsandMarkets ESD Control Market 2023 (公開摘要)
• 產業組織: UCIe Specification 1.1 (2024.03, uciexpress.org), OCP Server Reliability White Paper (2023 更新, opencompute.org)
• 學術/技術會議: IEDM, VLSI Symposium, EOS/ESD Symposium — 各屆公開論文集摘要
• Rambus 白皮書: AI Chipset ESD Co-Design, 2024 年 2 月, rambus.com

注意：部分市場數字基於第三方研究機構公開摘要，具體方法論和置信區間請參照原始報告。所有公司名稱及產品名稱為其各自所有者商標。