遠端串擾

1. 引言與問題定義：當並行度遭遇皮秒邊沿

在人工智慧大型模型訓練的浪潮中，算力每 3‑4 個月翻一番，互連頻寬則必須同步躍升。一個典型的萬卡叢集並非孤立計算節點的簡單堆積，而是數千張 GPU 通過多級交換網路緊耦合形成的巨型分散式系統。這些 GPU 之間的資料交換——梯度、引數、中間啟用——在每一次訓練迭代中都會產生 Tbps 級別的全雙工流量。物理上，這些流量以電訊號的形式在 PCB 走線、高速背板聯結器、銅纜元件、乃至晶片封裝內的矽中介層中並行傳輸。並行度的本質，就是讓數百甚至數千對差分線肩並肩地工作在數平方釐米的截面積內，密度堪比城市地下管網。

當訊號速率邁入 112 Gbps PAM4，未來瞄準 224 Gbps，單位間隔（UI）分別縮至不到 18 ps 與不到 9 ps，相應的上升/下降時間已進入 10‑20 ps 量級。此時訊號邊沿所對應的頻譜覆蓋至 40 GHz 甚至更高，毫米波乃至亞毫米波特性開始在傳統銅互連中顯現。在如此高的頻率下，任何一對差分線上的電壓跳變或電流瞬變，都會通過電磁場擾動相鄰線對，產生不可忽略的耦合噪聲。其中，沿訊號傳播方向耦合到受害線遠端接收器的那一部分，即為遠端串擾（Far‑End Crosstalk，FEXT）。與近端串擾（NEXT）不同，FEXT 與有用訊號同方向到達遠端，無法通過簡單的方向隔離加以區分；它疊加在訊號眼圖上，直接導致眼高降低、眼寬收縮，最終轉化為誤位元速率（BER）的急劇惡化。在 112 Gbps 時代，FEXT 已從早期設計的次要約束，躍升為制約整個通道容量的核心瓶頸之一。本文將系統闡述 FEXT 的物理本質、時頻特性、量化引數、產業應對策略與未來演進，旨在為高速互連設計者提供一份研究報告級參考。

2. FEXT 的物理根源：電容耦合與電感耦合的共生與相殺

兩條平行傳輸線間的遠端串擾，本質上是電磁場在介質與導體邊界上的非理想局域化所產生的寄生耦合。具體而言，可以分解為電容耦合與電感耦合兩種基本形式，它們是同一電磁現象在準靜態近似下的兩個側面。

電容耦合源於侵擾線與受害線之間的互容 C_m（單位長度）。當侵擾線上電壓隨時間變化時，通過互容向受害線注入位移電流：

i_C = C_m \cdot \Delta l \cdot frac(dV_1){dt}

該電流埠位於受害線的“沿途”，它將沿兩個方向——近端和遠端——分別流動。流向遠端的電流在終端負載上產生與 dV_1/dt 同極性的噪聲電壓。換言之，電壓變化越快，注入的位移電流越大；侵擾線上跳變沿越陡，遠端電容耦合噪聲脈衝幅度越強。

電感耦合則源於兩線之間的互感 L_m（單位長度）。侵擾線上的時變電流 I_1(t) 在受害線上感應出串聯電動勢：

v_L = L_m \cdot \Delta l \cdot frac(dI_1){dt}

該感應電動勢同樣驅動電流向兩端傳播，並在遠端負載上形成與 dI_1/dt 極性相關的噪聲。對正向傳輸的行波，電壓與電流滿足特性阻抗關係 V_1 = Z_0 I_1，因此電感耦合遠端噪聲與電容耦合遠端噪聲在極性上恰好相反。這是理解均勻傳輸線中 FEXT 抵消機制的關鍵。

兩者的比例與介質和導體的電磁引數密切相關。在一般非均勻介質中，電容耦合與電感耦合的遠端分量幅度並不相等，從而未能完全抵消，殘餘即為遠端串擾。值得注意的是，上述分析假定耦合為弱耦合，受害線對侵擾線的反作用可以忽略，這在典型 PCB 佈線、聯結器和銅纜中是相當好的近似，但當線間距極小（如封裝佈線）時，強耦合需要全波模擬計算。

3. 均勻傳輸線的理想抵消：為什麼帶狀線是 FEXT 的天然剋星

在介質完全均勻且導體截面沿縱向一致的傳輸線中，電磁波傳播模式為純 TEM（或準 TEM），電容與電感矩陣滿足本構關係。此時，由電容耦合產生的遠端噪聲與由電感耦合產生的遠端噪聲，在幅度上嚴格相等，而極性相反，兩者在遠端實現完全抵消。理論上一對無限長、完全均勻的耦合線，其遠端串擾為零。

這一神奇抵消現象的充分條件是：傳輸線周圍的介質均勻單一，不存在介質介面。在實際 PCB 中，**帶狀線（stripline）**正是滿足此條件的典型結構：差分對被上下兩層參考平面完全包圍，電場完全約束於同一板材內部，介電常數均勻，電容、電感矩陣的準靜態分佈對稱性保證了抵消的有效性。典型設計資料表明，一個設計良好的帶狀線差分對，在保證參考平面連續且無過孔不連續的情況下，其 FEXT 可較同等間距的微帶線低 20 dB 以上，甚至達到 ‑60 dB 以下（頻率至 28 GHz 時）。因此，在 112 Gbps/224 Gbps 設計中，凡涉及長距離（>幾個毫米）的並行走線，首選的拓撲結構就是帶狀線。

相比之下，**微帶線（microstrip）**的電場一部分在板材中，一部分暴露於空氣中，介質不均勻，電容、電感耦合的比例關係被破壞，遠端抵消不徹底，FEXT 通常高出 10‑25 dB。此外，表層的阻焊油墨、覆蓋層等也會引入微小的介電不均勻性，進一步惡化 FEXT。所以，微帶線僅用於極短距離（如晶片扇出區或 BGA 過孔到帶狀線的過渡段），並且必須通過增大線間距、插入地隔離線或採用共面波導結構來抑制 FEXT。

均勻抵消原理也揭示了另一個重要設計準則：儘可能避免繞線或蛇形線（serpentine）。當差分對的一部分為直線、另一部分為蛇形時，不同段的耦合長度和極性相位不再同步，電容與電感耦合的比例被打破，FEXT 急劇惡化。在必須延遲匹配時，優先在帶狀線區域採用對稱平滑的弧線或直線延長，而非密集蛇形。

4. 非均勻性與不連續點：FEXT 的集中放大器

現實的互連鏈路遠非均勻理想，過孔、聯結器焊點、直角拐彎、光纖與銅纜轉換點、聯結器內的引腳支架等，都構成嚴重的非均勻不連續。這些位置區域性改變了電磁場分佈，使得電容和電感耦合的幅度與相位不再同步，遠端抵消效果被破壞，往往造成區域性的 FEXT 峰值。

以高速背板聯結器為例，一組差分對在聯結器內部的端子通常由沖壓金屬片、塑膠絕緣體和遮蔽結構組成。端子之間的互容和互感與 PCB 中的帶狀線截然不同，且訊號從 PCB 進入聯結器時，參考平面切換、介面反射都激發了大量高階模式。這些非 TEM 模式的電場與磁場分佈不再滿足電容/電感耦合的等幅反相關係，導致聯結器往往貢獻整條鏈路總 FEXT 的 40%–70%。因此，現代 112 Gbps 聯結器的設計中，每一片差分對都需要配置 360°全遮蔽接地結構，力求在聯結器內部將線對之間的隔離度提升到 ‑50 dB 以下（測試頻率至 40 GHz）。

過孔結構亦是 FEXT 的溫床。垂直過孔穿過多個平面層，其環形焊盤、背鑽 stub、以及過孔之間的相互耦合，都會引入明顯的遠端串擾。經驗表明，未最佳化的差分過孔陣列在 28 GHz 時可能產生 ‑30 dB 甚至更高的 FEXT，而最佳化之後的背鑽深度、焊盤尺寸與過孔間距可將其壓至 ‑45 dB 以下。因此，在 112 Gbps 設計中，過孔最佳化（包括背鑽到最小 stub、使用橢圓形焊盤、增加接地過孔環繞）已成為必選動作。

5. 時域與頻域描述：脈衝形狀、長度累積與陷波現象

在時域中，FEXT 呈現為與侵擾訊號邊沿高度同步的尖銳脈衝。小訊號近似下，遠端噪聲電壓可表示為：

V_{text(FEXT)}(t) \approx K_f \cdot l \cdot frac(dV_{text(source)}){dt}

其中 K_f 為與單位長度互容、互感及特性阻抗相關的耦合係數，單位為 V/(V/m·s) 的等效形式；l 為耦合段長度。該式明確展示了兩大關鍵因素：訊號邊沿斜率（轉換率）和耦合長度。即使耦合長度極短（例如封裝內毫米級），只要訊號邊沿極陡（高轉換率），FEXT 脈衝幅度依然不可忽略。例如，在 2.5D 封裝中，矽中介層上的並排微凸塊到矽通孔之間的走線長度雖只有幾毫米，但 224 Gbps 訊號轉換率可達幾皮秒，FEXT 噪聲仍可能侵蝕眼圖裕量。

頻域上，FEXT 傳輸函式 S_{31} 或 S_{42}（對於差分對）的幅度具有周期性陷波特徵。當耦合線長度等於訊號半波長的整數倍時，由於電容與電感耦合在相位上相差 π，遠端出現陷波零點。這一特性在窄帶系統中可用於針對性抑制特定頻率的串擾，但對 PAM4 這種寬頻訊號，零點位置固定而訊號頻譜覆蓋數十 GHz 範圍，無法產生整體抑制效果。相比之下，對 FEXT 幅度的控制更依賴於均勻性與隔離度的寬頻一致性設計。

長度累積效應與 NEXT 截然不同。在弱耦合下，NEXT 幅度幾乎不隨線長增加，因近端疊加呈現飽和特性；而 FEXT 則隨線長線性增加，使得長距離並行匯流排（如背板 1 m 以上）的遠端串擾格外嚴重。這也是為什麼在傳統長背板系統中，早期更關注 NEXT，而隨著速率提升和並行度增加，FEXT 逐漸成為與插入損耗並列的第一等約束。

6. 與近端串擾的機制差異及其協同作用

近端串擾（NEXT）與遠端串擾（FEXT）無論在實際產生位置、耦合疊加方式還是對系統的影響模式上，都存在本質區別。NEXT 發生在受害線的近端（靠近干擾源驅動端），其本質是雙向耦合在近端的疊加。由於侵擾線上正向行進波的一部分耦合到受害線上反向行進，這些反向波在同一點處相加，其幅度不隨線長累積（在匹配良好情況下），而主要由單位長度的耦合係數決定。因此，NEXT 在整個奈奎斯特頻帶內隨頻率近似線性增加，頻譜形狀較為平緩。

而 FEXT 出現在受害線的遠端，是正向行波耦合的結果，幅度線性隨線長累積，並且受均勻性影響極大。在非均勻結構中，FEXT 可急劇升高；在近乎均勻的帶狀線中，FEXT 又可被壓至極低。這兩種串擾共同決定通道的訊雜比。值得注意的是，FEXT 和 NEXT 通常在受害線接收端同時存在：NEXT 來自相鄰線的發射器在近端的洩漏，經過受害線傳輸衰減後到達接收器；FEXT 則直接由同向傳播產生，未經衰減。在長通道中，受害線自身的插入損耗可能抑制近端串擾的高頻成分，使得 FEXT 在受害端相對更突出。

系統設計需要統籌兩種串擾，通過合理的通道預算分配分別設定 NEXT 和 FEXT 的極限掩模。IEEE 802.3 和 OIF-CEI 等標準針對不同速率定義了綜合串擾噪聲（ICN）指標，將 NEXT 和 FEXT 功率加權求和，並與通道插入損耗一起形成完整的通道合規性評判。

7. 關鍵量化引數：FEXT、PSFEXT、ICN 及功率和比

準確量化 FEXT 並形成設計約束，需要一系列引數。最基礎的是頻域的遠端串擾比，常用 S 引數中的 S_{31}（單端）或對差分對間用 SDD_{31} 或 SDD_{42} 表示，定義為受害端接收到的噪聲電壓與侵擾端激勵電壓之比，以 dB 表示：

text(FEXT)(f) = 20\log_{10}\left(frac(|V_{text(fext)}(f)|){|V_{text(source)}(f)|}\right)

在工程評估中，經常使用功率和遠端串擾比（PSFEXT），即將所有相鄰侵擾線對貢獻的 FEXT 功率相加（考慮相位隨機性按平方和相加）後的總等效比值。它反映了多侵擾條件下的實際噪聲水平。

更全面的系統指標是綜合串擾噪聲（Integrated Crosstalk Noise，ICN），由 IEEE 802.3 提出並廣泛採用。ICN 將來自所有近端和遠端入侵者的串擾功率，在奈奎斯特頻帶範圍內，用通道插入損耗和發射器、接收器特性進行加權積分，得到一個等效的噪聲電壓（mV 有效值）。其計算公式為：

ICN = \sqrt{\sum_{i} \int_{0}^{f_N} |S_{i,text(fext)}(f) \cdot H_{text(filter)}(f)|^2 \, df}

其中 f_N 為奈奎斯特頻率，H_{text(filter)}(f) 包括參考接收濾波器（如 CTLE 特性）的傳遞函式。ICN 將複雜的多入侵串擾凝聚為一個數字，直接反映對接收眼圖的影響。112 Gbps 規範中，通常要求 ICN 低於某個臨界值（例如 <2 mV 有效值），否則即使插入損耗合格，也無法保證 BER。

此外，工程中還常使用IL‑FEXT 比，即插入損耗與遠端串擾的差值，反映訊號對噪聲的相對強度。以及FEXT 偏移（FEXT skew），指各入侵對因長度或傳播速度差異而導致的時延差異，這會影響 FEXT 脈衝在時間上的疊加。這些引數構成 FEXT 設計的硬邊界。

8. 模擬與測量：從 3D 全波到 VNA 測試

在設計階段，FEXT 的預測主要依賴電磁模擬。現代工具採用三維全波求解器（FEM、FDTD、MoM）對聯結器、過孔、封裝等進行精細建模，提取 S 引數。對於長距離均勻傳輸線，混合求解器使用二維截面分析結合傳輸線理論，可在保證精度前提下大幅縮短模擬時間。關鍵在於確保材料頻變特性（Df、Dk）和銅箔粗糙度模型準確，否則高頻 FEXT 預測將與實際偏差數 dB。

模擬中需特別關注多侵擾同步切換（SSO）效應。當多對差分線同時同相跳變時，它們的電磁場在受害線上相干疊加，造成的 FEXT 噪聲顯著高於單一入侵。這就需要通過時域瞬態模擬，使用 PRBS 或 PAM4 碼型，統計眼圖裕量。IBIS‑AMI 模型可以嵌入均衡器模型，模擬 CTLE 和 DFE 對 FEXT 的抑制能力，是系統級模擬不可或缺的一環。

實驗驗證方面，向量網路分析儀（VNA）測量是獲取 FEXT 頻域特性的金標準。對於差分對，需要四埠 VNA 以測量混合模式 S 引數，通過精確的校準（如 TRL 或 SOLT）將對參考面移至被測器件（DUT）兩端。測量時，必須對所有空閒埠以匹配負載端接，防止反射干擾。對於板級走線或聯結器，通常會設計專門的 FEXT 測試 coupon，其中包含精心設計的入侵和受害結構。時域反射計（TDR/TDT）則可以觀測時域 FEXT 脈衝，直觀評估不連續點的貢獻。為了獲取統計眼圖，可使用誤碼儀或高速示波器在真實執行條件下測量，但這通常成本高昂，更多用於最終合規性測試。

9. 材料與工藝：低損耗介質與銅箔粗糙度的隱形影響

FEXT 對介質材料的介電常數（Dk）均勻性和損耗角正切（Df）高度敏感。因為電容耦合係數正比於等效介電常數，而介質不均勻會破壞電容‑電感抵消的條件，導致遠端串擾惡化。因此，選用 Dk 公差小（±0.05 級別）、批次一致性好的超低損耗材料，是降低 FEXT 的基礎。當前，M6、M8 級別覆銅板（如松下 Megtron 6/8、Isola Tachyon 100G 等）已廣泛應用於 112 Gbps 系統，其標稱 Dk 約 3.3‑3.7，Df 在 0.002‑0.005（@10 GHz）。這些材料採用扁平玻璃布和均勻分散的填料，大幅降低了纖維編織效應引起的區域 Dk 波動，使得帶狀線的均勻性得以保持，保證了 FEXT 的低水平。

不容忽視的是銅箔粗糙度對 FEXT 的二次影響。表面粗糙的銅箔會增加導體損耗，改變電流分佈，進而輕微影響電感和互感。更重要的是，粗糙度導致電場的區域性色散，與介質結合處的電磁場邊界條件發生畸變，可能削弱電感耦合與電容耦合的平衡。因此，在 112 Gbps 以上的板材中，傾向於使用超低粗糙度銅箔（如反轉銅箔或無輪廓銅箔），將 RMS 粗糙度控制在 0.3 μm 以下。這一選擇不僅僅為了降低插入損耗，也間接有益於 FEXT 的控制。

此外，疊層設計的對稱性、玻纖開窗、樹脂含量均勻性等工藝細節，都在微觀層面影響著電容、電感耦合的匹配。可以說，材料與工藝是 FEXT 效能的“基因”，後期均衡無法彌補材料缺陷帶來的串擾。

10. 互連結構設計：從 PCB 佈線到聯結器的全面遮蔽策略

物理隔離是抑制 FEXT 的直接途徑。在 PCB 佈線層面，增大差分對間間距是簡單有效的方法。經驗表明，間距每增加一倍，FEXT 下降約 6‑10 dB。但由於密度壓力，不可能無限加寬。112 Gbps 設計中的典型差分對邊沿間距至少為線寬的 3‑5 倍，並儘量採用正交走線或層間交錯佈線來降低並行耦合長度。在必須長距離並行的區域（如背板），引入接地隔離線或隔離過孔牆，在差分對之間形成物理遮蔽，可額外提升隔離度 10 dB 以上，但會消耗佈線通道和過孔資源。

聯結器是 FEXT 的集中源，其設計已步入“全遮蔽”時代。以 Samtec、Amphenol、Molex 為典型代表，最新一代 112 Gbps 背板聯結器在每一個差分對單元周圍配置完整的金屬遮蔽殼體，包括上下左右四個面的閉合遮蔽，實現 360°隔離。這些遮蔽體通過多點接地連線到 PCB 的地網格，將電磁場牢牢束縛在各自的腔體內，使對間 FEXT 在 40 GHz 頻率範圍內低於 ‑50 dB，甚至部分產品可達 ‑60 dB。同時，聯結器內部的端子幾何和阻抗最佳化也至關重要，確保訊號在穿過聯結器時模式轉換（差模‑共模轉換）最小化，因為共模成分極易通過非完整遮蔽耦合到相鄰對，表現為 FEXT。

銅纜元件（如直連銅纜 DAC）中的 FEXT 也類似。高速雙同軸（Twin‑ax）線對或並行多導體電纜，其內部線對遮蔽層（如鋁箔繞包）若覆蓋不完整或接地不良，FEXT 將迅速上升。目前 200 Gbps/400 Gbps DAC 線的每個線對都具有獨立遮蔽，且有 drain wire 保證 360°接地，才能在幾米的長度上滿足 FEXT 指標。

11. 接收端均衡：CTLE 與 DFE 如何對抗 FEXT

儘管物理層設計盡力壓制 FEXT，殘餘串擾仍需在接收端通過訊號處理技術進一步消除。在 112 Gbps 序列鏈路中，SerDes 的接收器通常包含連續時間線性均衡器（CTLE）與判決反饋均衡器（DFE）兩個核心模組。

CTLE 本質是一個高頻增益放大器，用以補償通道的插入損耗，恢復眼圖張開度。但 CTLE 對 FEXT 噪聲的處理具有雙面性：一方面，它放大有用訊號的高頻成分，也可能放大同頻段的 FEXT 噪聲；另一方面，CTLE 可調節頻率響應的形狀，通過非平坦的傳遞函式，在訊號頻譜和串擾頻譜之間創造差異。現代自適應 CTLE 可動態最佳化均衡曲線，在最大化訊號質量的同時，不顯著放大 FEXT 峰值。但仍需注意，CTLE 無法消除與訊號完全頻譜重疊的 FEXT。

DFE 則可以從根本上抑制後向碼間干擾和部分串擾。它根據已判決的位元，通過反饋濾波器合成一個抵消訊號，消除後續符號上的拖尾與耦合。對於 FEXT，如果相鄰入侵線的資料符號可被獲取（如在多通道繫結的架構中），甚至可以實施 多通道 DFE 或串擾抵消器，直接合成 FEXT 的估計值並減去。然而，由於 FEXT 來自鄰近線的即時跳變，傳統 DFE 僅基於本線歷史判決，無法直接感知鄰線訊號，因此對 FEXT 的抑制能力有限。先進的鏈路系統可能利用相鄰通道接收器共享資訊，進行聯合檢測和串擾消除，但實現複雜度和功耗較高，目前在 112 Gbps 單鏈路中尚未普及，更多出現在 224 Gbps 的前沿研究中，或採用最大似然序列檢測（MLSD）來整體應對串擾加噪聲。

12. 標準與規範中的 FEXT 要求：以 IEEE 802.3 和 OIF 為例

國際標準為 FEXT 設定了明確的指標規範，引導產業統一設計目標。以 IEEE 802.3ck（針對 100 Gbps/200 Gbps/400 Gbps 銅纜背板及銅纜）為例，它定義了一系列通道合規性引數。對於 100 Gbps PAM4（53.125 GBd），奈奎斯特頻率約 26.56 GHz，要求通道的功率和遠端串擾（PSFEXT）與插入損耗的差值（IL‑PSFEXT）最小不低於一個掩模。具體而言，在大於 5 GHz 的頻段，IL‑PSFEXT 必須大於等於某一限值（如 25 dB），以保證訊雜比。

另一個關鍵指標為 ICN（綜合串擾噪聲），標準要求 112 Gbps 通道的 ICN 值通常小於 2 mV 有效值（針對特定參考接收器）。OIF‑CEI‑112G 規範也給出了類似的 ICN 上限，並規定了測量和模擬的詳細流程。這些數值使得設計團隊在材料選擇、聯結器選型、疊層設計等階段，就能通過模擬評估是否滿足合規性，形成閉合的設計迴圈。

此外，PCIe 6.0（64 GT/s）雖然採用 PAM4，但速率稍低，其對 FEXT 的要求主要通過時域串擾眼圖張開度來約束，同時也參考 S 引數規範。隨著標準演進到 PCIe 7.0（128 GT/s），FEXT 限制將更加嚴格，頻域上限擴充套件至約 32 GHz，互聯長度可能進一步縮短，或轉向光纖/CPO 方案。

生產測試也需遵照標準，許多製造商採用 VNA 自動測量系統，根據標準定義的測試點和限值進行 Pass/Fail 判定，生成測試報告。這保證了從設計到量產的品質一致性。

13. 光互連與共封裝光學：擺脫 FEXT 的終極方案？

當電互連的 FEXT 達到物理極限，產業開始認真考慮用光代替電。光波導之間在整個通訊波長範圍內實際上不存在相互耦合（除非波導物理接觸），因此光互連天然免疫於 FEXT，也免疫於 NEXT、地彈和電磁干擾。然而，光互連的挑戰在於成本、功耗和與 CMOS 工藝的相容性。

共封裝光學（CPO）技術將光學引擎與交換晶片或 GPU 共同封裝在同一基板上，極大縮短了電通道長度（降至毫米以下），從而將 FEXT 限制在極短的封裝走線內，即使存在也可通過最佳化輕易控制。在更遠距離的互連（>少數幾米），則可使用單模光纖，完全擺脫電‑電串擾。因此，在 224 Gbps 甚至更高速率的發展圖譜中，CPO 被寄予厚望，它並非要完全替代短距離銅互聯，而是要在板級或跨機架連線中，承擔起高密度、長距離、無串擾的角色。當前，眾多雲端服務商和網路裝置商正在積極推動 CPO 從實驗室走向規模部署。

不過，在可預見的未來（本十年內），銅互連憑藉其成熟度、低成本和低功耗優勢，仍然會主宰晶片到晶片、板內的絕大多數連線。而 FEXT 就是這些銅互連繼續進化的主要對手，需要設計者綜合運用本文所述的全部武器，不斷突破極限。

14. 設計實戰：一個 112 Gbps 背板通道的 FEXT 預算分解示例

為具體闡明 FEXT 設計方法，這裡拆解一個虛擬但典型的 112 Gbps 背板通道：訊號從一塊子卡的晶片出發，經過子卡帶狀線（長約 50 mm），通過一對高速聯結器進入背板（長約 400 mm 的帶狀線），再經過第二個聯結器進入母卡，最終到達接收器。總鏈路中存在著數十對並行差分線同時傳輸。

FEXT 預算分配如下：要求接收器輸入端的 ICN 不大於 1.5 mV 有效值。經過電磁模擬，分配如下：

• 子卡帶狀線區域，線間距充裕，並嵌入接地隔離線，PSFEXT 在 28 GHz 優於 ‑55 dB，貢獻 ICN 約 0.2 mV。
• 第一對聯結器，選用 360°全遮蔽 112G 聯結器，指標保證 PSFEXT<‑50 dB，貢獻約 0.4 mV。
• 背板長距離帶狀線，長度 400 mm，即使採用超低損耗板材且嚴格均勻走線，PSFEXT 也只能做到約 ‑45 dB，因其長耦合累積效應，貢獻 ICN 達 0.7 mV。
• 第二對聯結器同第一對，貢獻 0.4 mV。
• 母卡走線很短，貢獻可忽略。 平方和相加得到總 ICN 約為 1.0 mV，留有 0.5 mV 餘量。然而，若背板設計未能保持完美帶狀線均勻性（例如部分段穿過聯結器盲孔區域），PSFEXT 可能惡化至 ‑35 dB，ICN 會暴增到超過 2 mV，導致通道失效。這就清楚地說明，背板的設計往往是整個鏈路的阿喀琉斯之踵。

此預算分解也展示了設計權衡：若背板過長，則需改用更低損耗材料並最佳化隔離，或者縮短總長度；若聯結器指標達不到，則需更昂貴的聯結器，或減少連線點數量。所有這些都必須在早期架構階段進行量化的 FEXT 預算分析。

15. 未來挑戰與總結：224 Gbps 時代的 FEXT 攻防戰

當資料速率向 224 Gbps PAM4 邁進，奈奎斯特頻率超 53 GHz，訊號邊沿收縮至個位數皮秒，FEXT 的挑戰將呈超線性加劇。電容耦合噪聲與 dV/dt 成正比，邊沿斜率翻倍則 FEXT 噪聲翻倍；與此同時，插入損耗急劇上升，訊號擺幅進一步縮小，接收端訊雜比陷入雙重擠壓。即便採用帶狀線，介質的不均勻性、銅箔粗糙度、玻纖效應在高頻下會更顯著地破壞抵消條件，需要新型均質材料與亞微米粗糙度銅箔。聯結器的遮蔽結構也要提升到毫米波級別，可能必須採用更精密的金屬注射成型或微機械加工技術，成本必然上升。

此外，並行程度的有增無減使得入侵對數量更多，功率和 FEXT 以平方根關係累積，單純靠物理隔離的邊際效益遞減。業界已開始探索有源串擾消除（如多通道聯合均衡、Tomlinson-Harashima 預編碼擴充套件）和全新的編碼與調變（如 PAM6、PAM8 搭配更高階 FEC）來對抗串擾。更根本的出路或許是光互連與 CPO 的大規模普及，將電連線縮短到晶片邊緣的數毫米，從而一勞永逸地抑制 FEXT。

總結而言，遠端串擾已經從一個教科書中理想可抵消的二次效應，演變為決定銅互連生存空間的核心物理約束。從基礎電磁理論出發，深刻理解其耦合機理、時頻特性、材料與結構影響、均衡與抵消策略，是每一位高速硬體設計師和系統架構師必備的內功。唯有在鏈路每個環節精打細算、在物理與訊號處理層面多管齊下，才能在未來數年內繼續挖掘銅互連的潛力，支撐 AI 算力攀登新高峰。