Jitter
3 秒看懂
Jitter（抖動） 指數字訊號的關鍵定時事件（如時鐘邊沿、資料跳變）出現時刻與理想時刻之間的短期、非累積性偏差。它是時域上的“噪聲”，直接侵蝕系統可用時序裕量，導致高速數字介面誤碼、資料轉換器有效位數下降及同步系統失鎖。在 3 GHz 以上鍊路中，Jitter 可引發碼間干擾（ISI），成為通訊系統速率上限的關鍵硬約束。
概念本質：時鐘並非均勻週期脈衝，其邊沿會提前或滯後於理想位置。這種瞬時偏離就是 Jitter。
3 分鐘產業解釋
在通訊與計算硬體領域，Jitter 被視為“時間預算的消耗者”。任何依靠時鐘沿取樣資料的系統（PCIe、SerDes、HBM 記憶體介面）均需在每個位元週期中為 Jitter 分配預算。當資料率達到數十 Gbps 時，單位間隔（UI）縮至皮秒級；若 Jitter 峰-峰值接近或超過一個 UI，接收端將無法實現無誤碼取樣，眼圖完全閉合，鏈路失效。
工業上，Jitter 管理貫穿三大環節：
- 時鐘源（晶振 / PLL）：通常以相位噪聲的頻域測量來表徵 Jitter 水平，低相噪即低抖動。
- 傳輸介質與互連：阻抗失配、串擾、碼間干擾會引入確定性抖動，其分佈由鏈路物理結構決定。
- 接收端時鐘恢復（CDR）：CDR 的環路頻寬決定其追蹤與濾除 Jitter 的能力，頻寬選擇必須在抖動容忍度與抖動傳遞特性之間權衡。
產業場景推動指標持續嚴苛化：400G/800G 光模組要求參考時鐘的積分 RMS 抖動低至 100 fs 以下；FPGA 與 TDC（時間數字轉換器）測時系統可分辨皮秒級事件，Jitter 直接限制時間測量的單次精度。
技術原理
Jitter 的物理本質與數學模型
理想時鐘在頻域表現為單根譜線（狄拉克梳狀頻譜），實際時鐘因相位噪聲而在載波附近形成連續分佈的噪聲裙帶。該相位噪聲經數學變換可換算為時域的週期抖動或時間間隔誤差（TIE）。
在數字鏈路中，Jitter 表現為取樣時刻與資料邊沿的相對滑移，可通過抖動機率密度函式（PDF）進行量化。根據成因與統計特性，Jitter 被分解為兩大類：
- 隨機抖動（RJ）：由熱噪聲、散粒噪聲等無相關性物理過程引起，服從高斯分佈，理論上無界。
- 確定性抖動（DJ）：有界，可溯源至特定物理機制，通常進一步分解為：
- 週期性抖動（PJ）：電源紋波、串擾等單一或混合頻率干擾產生。
- 資料相關抖動（DDJ）：源於傳輸通道的頻寬限制與阻抗失配，與資料序列模式相關，表現為碼間干擾（ISI）。
- 佔空比失真（DCD）：上升沿與下降沿轉換速率不對稱所致。
總抖動分解模型：
Total Jitter (TJ) = DJ + RJ
DJ = DDJ + PJ + DCD + BUJ（有界不相關抖動，如相鄰通道串擾）
RJ = 高斯分佈，由 σ 引數化藉助雙狄拉克模型，行業規範（如 PCIe、Fibre Channel）定義了在給定誤位元速率（如 10⁻¹²）下的總抖動預算：TJ(BER) = DJ(δδ) + α(BER)×RJ(σ)，其中 α 為與 BER 對應的高斯分佈的峰-峰值係數。
相位噪聲到抖動的轉換
在積分限 f₁ 至 f₂ 內，均方根相位抖動 σ_t 與單邊帶相位噪聲 L(f) 的關係為： σ_t = (1/(2πf_c)) √(2 ∫_{f₁}^{f₂} L(f) df) 其中 f_c 為載波頻率。該轉換揭示了鎖相環帶內相噪平台對低偏移頻段積分抖動的決定性影響。不同積分範圍（如 12 kHz–20 MHz 與 100 Hz–1 MHz）給出的 RMS 抖動數值不可直接比較。
CDR 環路的作用
接收端 CDR 利用相位檢測器追蹤輸入資料的邊沿抖動。其閉環傳遞函式起高通濾波器作用：低環路頻寬下，CDR 能追蹤並抑制帶內低頻 Jitter，但會將高頻 Jitter 直通輸出；增大頻寬雖可濾除更多高頻 Jitter，但可能引入額外的壓控振盪器噪聲，並降低對低頻抖動的容忍度。因此，CDR 頻寬的設定是鏈路抖動預算分配的核心權衡。
關鍵引數
- 週期抖動（Period Jitter）：單個時鐘週期時長相對於平均週期的偏差，通常用 RMS 或峰-峰值表示，直接反映時鐘瞬時頻率的不穩定性。
- 週期-週期抖動（Cycle-to-Cycle Jitter）：相鄰兩個週期長度之差，高頻分量主導，用於評估 PLL 的短期穩定性與電源抑制能力。
- 時間間隔誤差（TIE）：實際時鐘邊沿相對於理想時鐘邊沿的時間偏差，包含長程漂移。其短時間內變化稱為 Jitter，緩慢變化（如 <10 Hz）則歸為 Wander。
- 積分 RMS 抖動：在給定積分頻帶內對相位噪聲積分得到的 RMS 時間量，是高速序列鏈路預算計算的核心引數。
- 總抖動 @ 目標 BER：在特定誤位元速率水平下所能容忍的最大 Jitter 幅度，如 PCIe 5.0 要求在 10⁻¹² BER 下總抖動小於約 0.3 UI。
- Jitter 裕量：接收端實際 Jitter 容忍度與鏈路標稱 Jitter 預算之差，體現設計餘量。
技術路線對比
| 對比維度 | 傳統眼圖/誤碼儀測試 | 即時示波器 | FPGA TDC 自測試 | 定製 ASIC 檢波 |
|---|---|---|---|---|
| 測量精度 | 統計外推可達亞皮秒 | 幾十飛秒量級（受限於儀器本底噪聲） | 取決於 TDC 單次解析度（通常數十皮秒） | 針對特定協議，可實現 μV 級相位檢測 |
| 適用場景 | 成品誤碼評估、標準一致性 | 實驗室抖動成分分解、根源分析 | 嵌入式系統線上監測，開發成本低、靈活度高 | 量產測試，集成於高速晶片自帶 JTAG/BIST |
| 關鍵侷限 | 需長時間累積，低頻抖動捕獲不足 | 本底噪聲可能淹沒極低抖動訊號 | 解析度受 FPGA 進位鏈門級延遲約束 | 功能固定，無法適應新協議；研發階段不靈活 |
| 技術趨勢 | 向 PAM4 多電平眼圖及統計庫擴充套件 | 結合 AI/ML 進行眼圖引數預測與故障分類 | 開源軟硬體方案增多，解析度持續提升 | 晶片內建“抖動感測器”與線上自適應補償成為方向 |
上游
- 參考時鐘源：石英晶體振盪器（XO）、溫補晶振（TCXO）、恆溫晶振（OCXO）乃至原子鐘。高效能 OCXO 的相噪水平極低（如 -175 dBc/Hz @ 10 kHz offset），是低抖動系統的“心臟”。MEMS 振盪器（如 SiTime）憑藉抗衝擊、小尺寸等優勢在部分工業/汽車場景替代石英，但相位噪聲指標總體仍遜於頂級 OCXO。
- 鎖相環（PLL）/時鐘發生器晶片：將低頻參考倍頻至所需高頻，同時利用環路濾波器抑制參考噪聲，決定最終輸出時鐘的 Jitter 特性。主要玩家包括 Skyworks（原 SiLabs）、ADI、TI、瑞薩等。
- 電源管理：低噪聲 LDO 為 VCO 和時鐘緩衝器供電，電源軌道上的紋波會直接調變時脈頻率，轉化為週期性 Jitter。電源完整性（PDN）設計是控制 Jitter 底線的基石。
- 時鐘緩衝器/扇出：在多通道 ADC、大規模同步系統中，需將低抖動時鐘無劣化地分配至多個接收端，差分時鐘緩衝器的附加 Jitter 通常需控制在幾十飛秒以內。
下游
- 高速序列介面：PCIe 5.0/6.0、USB4、乙太網路 SerDes（112G/224G）、JESD204B/C/D、HDMI 2.1 等，均規定了嚴格的傳送端及接收端 Jitter 預算。每代速率翻倍使得允許的時鐘抖動大致減半。
- 資料轉換器（ADC/DAC）：取樣時鐘的孔徑抖動（aperture jitter）會提高噪底、降低 SNR。對於 14 位以上的高速 ADC，往往要求取樣時鐘 jitter 在 100 fs 量級以下。用於雷達、電子戰和 5G 基站的射頻直採 ADC 對 Jitter 尤為敏感。
- 同步系統：IEEE 1588 精確時間協議、同步乙太網路（SyncE）等依賴時鐘恢復和網路同步，對 TIE 及 Wander 有嚴格指標，需部署專門的去抖時鐘晶片。
- 測試與測量儀器：高精度示波器、誤碼儀、TDC 自身需極低 Jitter 的內部時基，是 Jitter 測定能力的最終裁判。高階即時示波器的取樣時鐘 Jitter 典型值 < 50 fs。
受益公司
Jitter 管理與測量涉及從材料到系統的分層供應鏈，相關公司的受益邏輯如下：
- 時鐘源製造商：SiTime（MEMS振盪器，2023年營收約2.2億美元，來源：公司財報）、Rakon（OCXO/TCXO，FY2023營收約1.3億紐西蘭元）、TXC（臺灣晶振龍頭，2023年合併營收約120億新臺幣）、Epson（石英器件），受益於資料中心高速介面迭代及電信基礎設施升級。
- 時鐘晶片/PLL廠商：Skyworks（2023年時鐘相關營收約5.5億美元，來源：公司分部揭露）、ADI、TI、瑞薩，其Jitter衰減器與時鐘發生器晶片在5G基站和網路裝置中具備高附著率。
- 高速互連與測試裝置：Keysight、Tektronix、Anritsu，其具備抖動分解能力的即時示波器及誤碼儀佔據實驗室測量主要份額；Credo、Marvell等高速SerDes IP廠商通過最佳化內部CDR和傳送端均衡來管理Jitter。
- FPGA/TDC方案商：AMD（Xilinx） 利用其FPGA邏輯資源實現嵌入式抖動診斷和TDC，2023年相關設計服務營收未單獨列示（公開資料未見細分）。ScioSense（AS6501等TDC晶片）等小規模廠商在專用TDC領域活躍。
以上內容基於公開財報及行業分析，不構成投資建議。
市場規模
- 時鐘與振盪器市場：根據Yole Intelligence 2023年報告，全球頻率控制組件（含晶體、振盪器、MEMS及PLL）市場規模約58億美元，預計到2028年將以約6%的CAGR增長，主要驅動力來自5G/6G基站部署、資料中心升級及汽車電子化。
- 高速SerDes收發器市場：與之緊密相關的有線通訊SerDes晶片市場在2023年約為38億美元（據Omdia估計，來源未更新至2024），其中112G/224G SerDes對參考時鐘抖動的要求直接拉動高階時鐘器件需求。
- 光模組內部時鐘器件：LightCounting 2024年報告指出，400G/800G光模組滲透率提升，使得超低抖動差分晶振（如2016/3225封裝、LVPECL/LVDS輸出）小批次單價可超過10美元，高階光模組時鐘器件細分市場2023年約1.5億美元。
部分細分領域的精確份額資料公開資料未見，但整體向超低抖動和整合化演進趨勢明確。
玩家對比
| 類別 | 代表廠商 | 核心產品/優勢 | 關鍵指標（示例） | 主要下游 |
|---|---|---|---|---|
| 時鐘源 | SiTime | MEMS振盪器，抗衝擊、可程式設計 | RMS相位抖動：0.1 ps typ. (12 kHz–20 MHz, 156.25 MHz) | 資料中心、汽車、工業 |
| Rakon | OCXO，極低近端相噪 | 10 MHz OCXO相噪：-175 dBc/Hz @ 10 kHz | 電信基站、衛星、國防 | |
| TXC / Epson | 石英晶振大量出貨，價效比高 | 差分振盪器RMS抖動：<0.5 ps | 消費電子、汽車、網路裝置 | |
| 時鐘晶片/PLL | Skyworks (原SiLabs) | Jitter衰減器與可程式設計時鐘發生器 | 附加抖動：<0.1 ps RMS (12 kHz–20 MHz) | 資料中心交換器、5G RRU |
| ADI | 超低抖動時鐘分配與合成器 | HMC7044附加抖動：<50 fs RMS | 相控陣雷達、高速ADC同步 | |
| 測量儀器 | Keysight | UXR系列即時示波器 | 取樣時鐘jitter < 35 fs | 實驗室一致性測試 |
| Tektronix | DPO70000SX系列 | 50 GHz頻寬，抖動本底噪聲 ~100 fs | 高速數字除錯 | |
| FPGA/TDC | AMD (Xilinx) | Zynq/Virtex FPGA實現整合TDC | 單次精度~10 ps（進位鏈方案） | 嵌入式測試、粒子物理 |
| ScioSense/AMS | AS6501等專用TDC晶片 | 單次精度 ~10 ps RMS，多通道 | 工業測量、雷射測距 |
資料來源：各廠商官網選型表及典型資料手冊；部分引數為典型值，不同工作條件和頻點可能變化。
風險
- 技術路線替代風險：MEMS振盪器在相噪指標上仍遜於高階OCXO，若未來3–5年內MEMS或光鍾技術在近端相噪方面取得突破，可能衝擊傳統石英時鐘在高價值市場的份額。目前實驗室級光頻梳系統已展示極低相位噪聲，但離商用規模遙遠。
- 整合化削弱獨立器件需求：SoC/ASIC中整合時鐘生成與CDR模組，並利用數字校準降低對片外低抖動參考的依賴，可能蠶食獨立時鐘晶片和晶振市場。特別是在短距離片間互連（如UCIe、BoW）中，定義更具彈性的Jitter預算，降低對外部時鐘的苛求。
- 標準演進不確定性：PCIe 7.0、IEEE 802.3dj等下一代標準雖已公開目標，但若最終定稿的Jitter指標意外寬鬆，或採納更先進FEC（前向糾錯）而放鬆對原始誤位元速率的要求，可能放緩超低抖動器件需求增長。
- 地緣與供應鏈風險：高階石英材料和部分專用測試裝置的核心技術集中於少數國家，貿易限制或出口管制可能影響國內下游客戶獲取最先進時鐘源和測試能力。
- 需求週期性：通訊基礎設施和伺服器市場資本支出具有周期性，若5G/400G建設高峰後出現空窗期，時鐘器件需求短期可能回落。
誤讀糾偏
- 誤讀 1：“Jitter 就是相位噪聲” 糾正：相位噪聲是 Jitter 的頻域表現，兩者通過積分轉換相關聯，但視角與應用場景截然不同。低相噪必意味著低抖動，但設計師在鎖相環設計階段關注相噪曲線，而在鏈路預算時使用 RMS 抖動，二者不可互相替代。
- 誤讀 2：“TIE 抖動在自由執行時鐘下會無限累加” 糾正：TIE 受振盪器內部引數隨機遊走、溫度和老化漂移的限制，且在實際系統中，鎖相環會抑制帶內 TIE。只有在長時間開環測量且未進行漂移校正時，TIE 才可能表現為發散。
- 誤讀 3：“只要提高 CDR 頻寬就能消除所有 Jitter” 糾正：CDR 僅能追蹤並消除其環路頻寬以內的低頻相位起伏；頻寬之外的高頻 Jitter 會不受抑制地向下遊傳遞。盲目增大頻寬還會匯入 VCO 自身相位噪聲，惡化高頻抖動並可能引發環路穩定性問題。
- 誤讀 4：“Jitter 越小越好，沒有成本考量” 糾正：將 RMS 抖動從 300 fs 壓縮到 100 fs 可能需要從普通 XO 升級至 OCXO 或多級 PLL 級聯，功耗、面積、成本大幅上升。工程設計必須在鏈路預算內分配合理的 Jitter 預算，而非無限追求極限指標。
最新事件
- 800G/1.6T 光模組標準化推進：2024 年 OIF 釋出 1.6T 相干介面草案，要求時鐘參考抖動 ≤ 50 fs RMS（12 kHz–20 MHz），進一步推升對超低抖動時鐘器件的需求。（來源：OIF 2024 年技術白皮書）
- PCIe 7.0 v0.5 規範公開：2024 年 PCI-SIG 釋出 PCIe 7.0 初步規範，速率達 128 GT/s，PAM4 信令，預計 Jitter 預算較 PCIe 6.0 進一步收窄，時鐘抖動指標預計 ≤ 30 fs（積分範圍待定），可能促進高階時鐘緩衝器和更嚴格的系統級抖動模擬方法發展。（來源：PCI-SIG 新聞稿）
- SiTime 推出恆溫 MEMS 振盪器：2023 年底，SiTime 釋出 Epoch 系列恆溫 MEMS OCXO，在 1588 同步應用中實現 ±1 ppb 頻率穩定性，目標替代石英 OCXO，其在 10 Hz 偏移處的相噪已接近小型石英 OCXO 水平，可能改寫部分電信市場格局。（來源：SiTime 官方釋出）
- AI 資料中心推動高速互連：2024 年多份券商研究報告指出，輝達 Blackwell 平台系列採用 224G SerDes 連線，對參考時鐘及線纜中繼器的 Jitter 指標極為苛刻，已促使時鐘供應商加快超低抖動新品量產。（來源：公開行業研究報告，不構成投資觀點）
追蹤指標
- JEDEC JESD204 及 PCI-SIG 標準更新：新版本規範中對時鐘抖動預算的修訂，直接影響器件選型門檻。
- 高階晶振/時鐘晶片季度出貨及ASP：可反映雲端基礎設施和電信市場對低抖動器件的需求強度。代表性資料包括 SiTime、TXC 季度營收。
- 112G/224G SerDes IP 的許可證與流片動態：Cadence、Synopsys、Alphawave 等 IP 供應商的新一代 SerDes 演示通常揭露抖動指標，可前瞻性瞭解技術極限。
- 光模組出貨結構：按 400G/800G/1.6T 劃分的出貨量佔比（LightCounting、Omdia 季報），高規格模組佔比提升意味著低抖動時鐘件需求量放大。
- 關鍵裝置商資本支出：北美超大規模雲端商、電信運營商資本支出展望，作為時鐘晶片需求先行指標。
- 學術及會議論文：ISSCC、VLSI Symposium 上關於超低功耗 CDR 和片上相位噪聲消除的最新進展，評估整合化對獨立器件的替代威脅。
信源
- ITU-T G.810、G.8262 系列 — 同步網路的 Jitter/Wander 定義與指標
- JEDEC JESD204C/D — 資料轉換器序列介面時鐘抖動要求
- PCI Express Base Specification 5.0/6.0/7.0 — 總抖動預算分解方法
- Yole Intelligence, “Frequency Components for Timing Applications” (2023) — 市場規模與預測
- LightCounting, “High-Speed Ethernet Optics Market Report” (2024) — 光模組時鐘器件細分
- SiTime、Rakon、TXC 等公司官網及財報 — 財務資料與產品指標
- Keysight、Tektronix 應用筆記 — Jitter 測量方法與儀器指標
- Oppenheim & Schafer, “Discrete-Time Signal Processing” — 相位噪聲與抖動關係原理
- 相關公開學術論文與 CSDN 專案例項（如 FPGA 與 AS6501 TDC 的 Jitter 測試系統）