Port Speed

3 秒看懂

Port Speed(埠速率)是網路介面在物理層每秒可傳輸的最大原始位元數(bit/s),是網路裝置能力的“出廠上限”——它決定了單條鏈路頻寬天花板,但不等於應用層實際可用的吞吐量。從RS-232序列埠的115200波特,到資料中心800G光模組,埠速率的提升一直是AI算力叢集“Scale Out”擴充套件的物理基礎,也是判斷網路代際(25G→100G→400G→800G)的核心指標。

一句話：埠速率是網路硬體的基因上限,它決定你在物理層“能塞多少貨”,但實際運多少還要看協議開銷與擁堵。

3 分鐘產業解釋

在AI產業鏈中,埠速率是一個“隱形天花板”概念——當人們談論千卡/萬卡GPU叢集的訓練效率時,瓶頸往往不在GPU算力本身,而在網際網路絡的埠速率不足導致通訊阻塞。

它在AI中的三個關鍵面孔：

GPU互聯埠：NVIDIA H100/H200 的 NVLink 雙向總頻寬為 900 GB/s,NVIDIA B200 則提升至 1.8 TB/s 雙向,與 InfiniBand 網絡卡埠速率(如 NDR 400Gb/s)共同直接決定張量並行(AllReduce)的通訊延遲。
交換器埠：Leaf-Spine 架構中,Leaf 交換器埠需匹配伺服器上聯速率,若伺服器端是 200GbE,而交換器只有 100GbE 埠,則形成速率錯配,浪費頻寬。
匯流排介面：PCIe 5.0 x16 提供約 64 GB/s 單向頻寬,是 GPU 與 CPU/NIC 間資料搬移的通道;PCIe 6.0/7.0 的埠速率翻倍將緩解“記憶體牆”壓力。

易混淆概念辨析：埠速率 ≠ 吞吐量。埠速率是物理層的原始位元率(如 100GbE),扣除乙太網路幀前導碼、幀間隙、協議頭部以及可能的流控、重傳開銷後,實際可用吞吐量通常只有 70%-90% 左右(取決於幀大小和協議)。

15 分鐘專家深入

1. 波特與位元：歷史概念與現代含義

“Port Speed”的溯源概念“波特率”(Baud Rate)與“位元率”(Bit Rate)是理解埠速率的工程基礎,二者常被混淆。

波特率：每秒傳輸的碼元(Symbol)數量,一個碼元是訊號狀態的一次變化。這是物理層的“波形變化速率”。
位元率：每秒傳輸的位元數。

當採用 NRZ(不歸零)編碼時,每個碼元承載 1 個位元,此時“波特率 = 位元率”[來源:CSDN部落格];當採用 PAM4(四電平脈幅調變)時,每個碼元承載 2 個位元,此時“位元率 = 2 × 波特率”。例如,400G 乙太網路（及部分 800G 模式）普遍採用 PAM4,在 53.125 Gbaud 的波特率下實現 106.25 Gb/s 的單通道位元率——這就是“埠速率”的物理來源。

序列埠通訊中常見的“115200 波特”,在標準配置(起始位+8資料位+停止位,共10位幀)下,有效資料吞吐僅約 11.52 KB/s,遠低於 115.2 kbps 的埠速率[來源:CSDN部落格]。這成為“埠速率 vs 有效吞吐”的經典案例。

2. AI 網路中的埠速率等級

網路層級	當前主流埠速率	下一代目標	典型封裝/介面
伺服器網絡卡(NIC)	100GbE/200GbE	400GbE/800GbE	QSFP56/QSFP-DD
InfiniBand 網絡卡	NDR 400Gb/s	XDR 800Gb/s	OSFP/QSFP-DD
Leaf 交換器	400GbE	800GbE	QSFP-DD800
Spine 交換器	800GbE	1.6TbE	多線束/CPO
NVLink(片間)	900GB/s (H100/H200)	更高代際	橋接器/基板

AI 訓練叢集對埠速率的飢渴來自並行訓練通訊模式：在 Megatron 張量並行中,每層的前向和反向傳播需要 AllReduce 通訊,通訊量與模型隱層維度的平方成正比;在 MoE(混合專家)模型中,Token 需要跨節點分發(All-to-All)到不同專家。這兩種通訊模式都對埠速率與尾部延遲極度敏感。

3. 埠速率的瓶頸經濟學

當 GPU 計算時間被通訊時間侵蝕時,有效算力 MFU(模型浮點利用率)會急劇下降。業界經驗法則是：若單次通訊時間 > 單次計算時間的 50%,則需升配埠速率或調整並行策略。在實際 8 卡伺服器內,GPU 通過 NVLink 互聯,埠速率充足(如 900 GB/s);但跨節點時,埠速率驟降至 400GbE/800GbE 級別,差距達 20 倍以上。這正是“Scale Out 頻寬瓶頸”的物理根源。

AI 推論場景(如自迴歸解碼)對埠速率的需求相對溫和,單次 Token 生成無需大規模 AllReduce,但對延遲抖動更為敏感。

技術原理

原理一：埠速率的物理構成

一條物理埠的速率由三個變數決定：

埠速率 (bit/s) = 通道數 (Lanes) × 單通道速率 (Gb/s per lane)

現代高速 SerDes(序列/解串器)負責將並行資料轉為序列高速訊號傳送。例如：

100GbE PAM4：2 通道 × 53.125 Gb/s = 106.25 Gb/s(含 FEC 後編碼開銷,可用約 100 Gb/s)
400GbE PAM4：8 通道 × 53.125 Gb/s = 425 Gb/s(實際可用 400 Gb/s,8× 模式)或 4 通道 × 106.25 Gb/s = 425 Gb/s(4× 模式)
800GbE：8×106.25 Gb/s 或 4×212.5 Gb/s(更高符號率)

原理二：訊號調變與波特率的關係

   符號(Symbol)          對映                 位元(Bit)
  ┌───────────┐                        ┌─────────────────┐
  │ NRZ    1 │──── 即時電壓高/低 ───▶ │    1 bit        │
  │ PAM4   1 │──── 四個電平之一 ───▶ │    2 bits       │
  └───────────┘                        └─────────────────┘

PAM4 的代價是訊雜比惡化(眼圖開口縮小),需要前向糾錯(FEC,如 RS-544 碼)來保證誤位元速率(BER)達標。從 PCIe 6.0 開始,PCIe 規範亦引入 PAM4 + FEC + Flit 模式,以在相同通道數下將埠速率從 32 GT/s(PCIe 5.0 NRZ)翻倍至 64 GT/s,並向 128 GT/s(PCIe 7.0)、256 GT/s(PCIe 8.0 規劃中)演進[來源:PCI-SIG 官宣/ZOL報道]。

原理三：分層模型下的埠速率與有效吞吐

應用層資料          ← 實際想要的資料
───────────────────────
TCP/IP 頭部開銷     ← 埠速率不扣除
乙太網路 MAC 開銷     ← 埠速率不扣除
物理層(FEC、編碼)   ← 部分埠速率已包含(如 64B/66B 編碼將 64B 資料對映為 66 位元線上傳輸)
───────────────────────
物理介質(光纖/銅纜)  ← 埠速率生效處

原理四：序列埠的波特率計算(經典案例)

以 I2C 400KHz 為例[來源:CSDN部落格]：

通訊時鐘(埠電氣速率) = 400KHz
NRZ 編碼,波特率 = 位元率 = 400K bit/s
一幀資料包占用:7地址+1讀寫+1ACK+8資料+1ACK=18位,其中僅 8 位是使用者資料
有效吞吐 ≈ 8/18 × 400K ≈ 177.8Kbit/s(約 22.2KB/s)

技術演進史

年代	里程碑	埠速率/關鍵技術
1960s	RS-232 序列埠	≤ 115200 波特(標準),NRZ 編碼
1990s	乙太網路 10Base-T	10 Mb/s,曼徹斯特編碼
2000s	千兆乙太網路(GE)	1 Gb/s,5 類銅纜/光纖
2010s	萬兆乙太網路(10GE)/40GE	10/40 Gb/s,SFP+/QSFP+
2015	25GE 統一通道速率	25.78125 Gb/s per lane(NRZ)
2018	100GE(PAM4)商用	53.125 Gb/s per lane ×2,引入 PAM4+FEC
2020	200G/400G 規模部署	8×53G 或 4×106G,PAM4
2022	PCIe 5.0	32 GT/s(NRZ)
2024	InfiniBand NDR 400Gb/s	NVIDIA Quantum-2 平台使用
2025+	800GE/PCIe 6.0 SSD	8×106/4×212 或 64 GT/s, PCIe 6.0 SSD 預期達 14 GB/s 讀
2028(預期)	PCIe 6.0 SSD 主控規模量產,1.6TbE	預計 SSD 主控量產
未來	PCIe 8.0/1.6TbE+	256 GT/s per lane,PAM4,評估新型互連[來源:PCI-SIG]

當下關鍵轉折：從 NRZ 到 PAM4 的轉換(約 2018 年後),使埠速率在同一物理介質上翻倍成為可能,但也帶來了訊號完整性、FEC 延遲等新挑戰。

技術路線對比

維度	NRZ 編碼(傳統)	PAM4 編碼(當前主流)
每符號位元數	1 bit/Symbol	2 bit/Symbol
波特率需求(相同速率)	高(如 100G 需 100Gbaud)	低(50Gbaud 即可實現 100Gb/s)
訊號完整性要求	相對寬鬆	嚴苛:眼圖高度縮至 1/3
誤位元速率(BER)	10⁻¹² 量級(未糾錯)	10⁻⁴ ~ 10⁻⁵ 量級(需 FEC)
前向糾錯(FEC)	通常無需	必需(RS-544 或類似),增加約 100ns~數μs 延遲
代表標準	10GE/25GE/PCIe 5.0	100GE/200GE/400GE/PCIe 6.0+
在 AI 網路中的優勢	低延遲(無 FEC 延遲),適合小包/控制面	高頻寬,適合大包/資料面

量化對比:IEEE 802.3 的 100GbE CR4(4×25G NRZ)與 100GbE CR2(2×50G PAM4)相比,後者用一半的銅纜對數實現相同埠速率,但 PAM4 鏈路需承受 FEC 引入的額外延遲[來源:行業標準推導,具體延遲值取決於 FEC 實現]。

上下游

上游：物理層 IP/SerDes、光電器件、測試測量

SerDes IP 授權商：Cadence、Synopsys、Rambus,提供 112G/224G SerDes IP,是交換晶片和網絡卡晶片的底層技術來源。
光模組廠商：中際旭創、光迅科技等,將電 SerDes 訊號轉為光訊號,埠速率從 100G 向 800G/1.6T 遷移。
訊號完整性 EDA/測試：Keysight、Tektronix 提供誤碼儀、取樣示波器,驗證 PAM4 眼圖。
高階 PCB/背板：高速板材(松下 Megtron 等)決定訊號插損,影響埠速率可達距離。

下游：交換器、網絡卡、AI 伺服器

白盒交換器：Accton、廣達、智邦為 Meta/微軟/AWS 提供高密度 400G/800G 交換器,埠速率是標書核心引數。
網絡卡(NIC/DPU)：NVIDIA ConnectX-7/8、Intel E810、國產新華三、網迅等,埠速率決定伺服器接入頻寬。
AI 伺服器整合：超微、英業達、立訊等組裝 GPU 伺服器時,必須匹配網絡卡與 PCIe 交換器速率,防止頻寬錯配。

供應鏈瓶頸位置：112G/224G SerDes 物理層 IP 是當前最集中的技術瓶頸區域,全球能提供成熟電 SerDes 方案的廠商不超過 5 家,嚴重製約 800G/1.6T 埠的商用節奏。

關鍵指標

1. 埠原始速率 (Raw Port Speed)

單位:Gb/s 或 GT/s。如 400GbE、NVIDIA NDR 400Gb/s(信令速率為 4×106.25 Gb/s PAM4)。來源:[廠商白皮書]。

2. 可用吞吐量 (Effective Throughput)

有效載荷吞吐量 = 埠速率 × (MTU /(MTU + 協議開銷))。對於 1500 位元組乙太網路幀,100GbE 單向有效 TCP 吞吐約 90-95 Gb/s;對於 9000 位元組 Jumbo Frame,可接近 98 Gb/s。[行業經驗值,具體依賴協議棧實現]。

3. 埠密度 (Port Density)

單個交換器晶片支援的最大埠數。如 Broadcom Tomahawk 5 單片支援 64×400GbE = 25.6Tb/s 交換容量,體現埠速率×數量的乘積。

4. 誤位元速率 (BER)

AI 網路要求 BER 在 FEC 糾正後 < 10⁻¹²(約相當於無損),且 FEC 前的原始 BER 必須低於門限(如 PAM4 要求 ~10⁻⁵),否則訊號質量不可用。

5. SerDes 功耗 (pJ/bit)

每傳輸 1 位元消耗的能量,直接影響海量埠下的運營成本(Opex)。100G NRZ 時代約 5-8 pJ/bit,PAM4 112G 目標 ~< 3.5 pJ/bit,可插拔光模組 vs CPO(共封裝光學)技術路線之爭的核心就是傳輸功耗戰。

供需與市場資料

市場規模

資料中心交換器市場：2025 財年約 320-350 億美元[行業估算],其中 400GbE+ 埠營收佔比預計在 50%-55%,800GbE 埠在 2026 年後加速份額爬坡。
光模組市場：2025 年超 120 億美元,AI 叢集是 800G/1.6T 光模組最大增量需求方[來源:LightCounting/供應鏈估算]。
PCIe 互連市場：PCIe 6.0/7.0 Retimer 晶片將是新增長點,用於長距離高速 PCIe 連線。

供需狀態

112G SerDes：供不應求,台積電先進製程(N5/N4)產能和 IP 授權費用均處於高位。
800G 光模組：2026 年進入規模放量,四季度達產率有望超過 70%,DAC(直連銅纜)及有源光纜(AOC)在短距(3m/30m 內)佔比高。
PCIe 5.0/6.0 Retimer：資料中心 GPU 叢集對 PCIe 長距互聯需求暴增,Retimer 晶片交期偏長(20-30 周)。

價格趨勢

800G 光模組 ASP 在 2026 年預計下降 25%-30%,符合“速率翻番、成本僅增 30%-50%”的行業學習曲線;但 1.6T 光模組在匯入初期(2027-2028)仍將存在大幅溢價[來源:供應鏈估算]。

代表公司與資本對映

一、交換器與交換晶片

Broadcom：Tomahawk/Jericho 系列交換晶片,埠速率 400G→800G 演進,是 AI 資料中心核心供應商;通過 NVLink 交換器間接參與 GPU 互聯。
NVIDIA (Mellanox)：提供 InfiniBand (NDR/XDR) 交換器與 ConnectX 網絡卡,擁有從網路到 GPU 的端到端控盤能力;NVSwitch 將埠速率概念應用於片間互聯。
國產交換器：海思(晶片),交換器代工(菲菱科思、共進股份),在國產算力中心中承接交換器埠升級需求。

二、光模組與互聯

中際旭創 & 新易盛：全球 800G 光模組主要出貨商,深度繫結海外雲端運算與 AI 客戶,埠速率升級是核心驅動力。
天孚通訊/光庫科技：光引擎、高速光器件,受益於埠速率向單波 200G 演進。
Credo/Marvell：DSP 晶片和 Retimer,克服高速埠下的訊號衰減,屬於“速率越高速,越不可或缺”的環節。

三、PCIe 匯流排與 SerDes

Astera Labs：PCIe 6.0 Retimer 龍頭,GPU 叢集中每條 NVMe/網絡卡到 CPU/GPU 的鏈路都可能需要 Retimer,受埠速率翻倍驅動。
Rambus/Cadence/Marvell：SerDes IP 授權商和高速介面晶片商,是埠速率的“底層引擎”。

四、系統整合與路由器

Cisco/Arista：高階交換器與路由器,面向超大 AI 資料中心提供 800G 線卡。
Digi International：工業物聯網序列埠伺服器(如 PortServer TS 系列),傳統埠速率(115200 波特/RS-232)與現代網路橋接[來源:JDZJ產品列表]。

資本對映邏輯:產業鏈研究可拆解“速率翻倍 + 滲透率爬坡”雙重變數,如 800G 光模組(2026-2027 放量)、PCIe Retimer(PCIe 6.0 平台切換期),以及擁有 224G SerDes 量產能力的晶片廠。

投資邏輯

核心驅動因子

AI 叢集規模與並行度:千卡/萬卡叢集擴大,埠速率需求從 100G→400G→800G 快速迭代,每代週期縮短至 2-3 年。
PCIe 標準代際升級:PCIe 6.0/7.0 落地促使伺服器內部互聯“埠速率”翻倍,驅動 Retimer/Redriver/交換晶片升級。
東數西算/算力中心:新建大型算力中心直接採用 400G/800G 網路架構,跳過低速埠,帶來結構性增量。
LPO/CPO 降低功耗:線性驅動可插拔光模組(LPO)減少 DSP 功耗,共封裝光學(CPO)進一步整合光電晶片,為超高頻埠鋪平物理道路,可能顛覆現有光模組商業模式。

風險與挑戰

訊號完整性極限:224G SerDes 面臨物理極限,若銅互連無法支撐,需要 CPO 或矽光替代,技術路線不確定性增加。
FEC 延遲累積:多跳交換網路(如 3 層 CLOS 架構)中,若每跳 PAM4 埠引入 100-200ns FEC 延遲,端到端延遲將影響 AllReduce 效率,需要拓撲或協議最佳化。
投資過度超前:若 AI 叢集建設節奏放緩,800G 埠滲透不及預期,可能導致光模組/交換晶片庫存積壓、價格戰。
標準化風險:部分廠商“私有速率”方案(如 NVIDIA 早期 NVLink)可能沿用專利壁壘,限制通用交換器/光模組的市場空間。

投資策略定位

進攻型:在 800GbE 光模組、224G SerDes、PCIe 6.0 Retimer 等前沿埠速率賽道超配。
防守型:關注埠升級帶動的配套測試、聯結器、散熱等後周期環節。
事件驅動:關注 PCI-SIG 規範釋出、OFC 展會新速率演示、大型資料中心招標結果。

常見誤讀糾偏

誤讀 1:“埠速率等於實際傳輸速度”

事實:埠速率是物理層的原始位元率,減去乙太網路幀間距、前導碼、幀頭、FEC 開銷以及 TCP/IP 協議頭後,應用層有效吞吐量通常僅為埠速率的 70%-90%。例如 115200 波特序列埠在“1起始+8資料+1停止”幀格式下,有效資料率僅約 92.16kbps,而非 115.2kbps[來源:CSDN部落格]。

誤讀 2:“波特率就是位元率”

事實:僅在 NRZ(每符號 1 位元)編碼下二者數值相等。在 PAM4 編碼下,一個符號承載 2 個位元,此時位元率 = 2 × 波特率。當前 200G/400G/800G 乙太網路均採用 PAM4,因此不能再將“波特率”視為埠速率[來源:SPOTO/CSDN部落格]。IoT 裝置序列通訊常用波特率(115200/9600 等),而現代資料中心內早已升級為多電平高位元率傳輸。

誤讀 3:“高階口速率一定能解決 AI 通訊瓶頸”

事實:AI 訓練的通訊瓶頸不僅取決於埠速率,還受限於協議開銷(如 RoCEv2 的重傳機制)、尾延遲(流水線阻塞)、以及集合通訊演算法效率。單純升級埠速率而不最佳化軟體協議棧,可能僅將瓶頸轉移至 PCIe 匯流排或記憶體側,造成“埠夠快但端到端不達預期”的現象。

學習路徑

入門奠基層:理解波特率、位元率與有效吞吐的區別;閱讀 IEEE 802.3 物理層入門材料,弄懂 PAM4 調變的眼圖和 FEC 原理。
AI 網路專研:學習 NVIDIA 釋出的《A100/H100 NVLink & Networking Whitepaper》,理解 AI 訓練對“埠速率×網路拓撲”的聯合需求。
協議深入:研究 RDMA over Converged Ethernet (RoCEv2) 及 InfiniBand 傳輸層的重傳和流控,理解埠誤位元速率如何導致有效吞吐下降。
物理層模擬實戰:使用 Keysight ADS 或 MATLAB SerDes Toolbox,搭建 PAM4 鏈路模擬,觀測不同埠速率、通道損耗下的眼圖閉合。
產業追蹤與驗證:關注 OFC、Hot Chips、IEEE 802.3 工作組標準更新,閱讀 LightCounting 季度光模組出貨報告,對照上市公司的埠速率相關營收確認趨勢。

一句話總結

Port Speed 是 AI 算力叢集從單機走向分散式萬卡互聯的物理地基:從 NRZ 到 PAM4,從 100G 到 800G,每一次埠速率翻倍,都牽引著 SerDes、光模組、交換晶片和 PCIe 匯流排的產業升級,也決定了分散式訓練的“有效算力”邊界。

延伸閱讀與來源

注:以上部分市場資料出自行業估算與供應鏈渠道,未標註為經審計財報。PCIe 8.0 尚處於早期開發評估階段,最終規範以 PCI-SIG 釋出為準。