Power Integrity（電源完整性 / PI）

3 秒看懂

一句話定義： Power Integrity（PI）是確保晶片/封裝/電路板各級供電網路（PDN）在從穩態到高頻瞬態全頻域內，始終將供電電壓維持在容許偏差範圍內的系統級工程學科。

為什麼重要： AI 加速卡單晶片功耗可達數百瓦、瞬間電流變化率（di/dt）極高——如果 PDN 阻抗不達標，電壓跌落（IR drop / droop）將直接導致時序違例、功能錯誤甚至硬體損傷。PI 是 AI 算力基礎設施的”地基工程”。

3 分鐘產業解釋

背景：為什麼 PI 在 AI 時代突然成為焦點？

傳統消費級晶片 TDP 多在 15-150W 區間，PDN 設計雖不可忽視但容錯空間相對充裕。AI 訓練/推論晶片徹底改變了這一格局：

功耗飆升： 高階 AI 加速卡整板功耗已進入 700W+ 量級（含 HBM），單顆 SoC 功耗可達 500W+ [行業共識估算]。
供電電壓極低、電流極大： 核心邏輯供電電壓多在 0.7-0.9V 區間，對應電流輕鬆達到數百安培——這意味著微歐級別的 PDN 電阻即可產生數百毫伏的 IR drop。
瞬態響應要求苛刻： AI 推論負載存在突發計算模式（如 MoE 路由啟用不同專家），電流階躍變化速率（di/dt）極高，對 VRM 響應速度和片上去耦電容容量提出嚴苛要求。
多相供電覆雜度爆炸： 單個 AI 模組可能需要 20-30 相甚至更多 VRM 相位並聯供電，相間均流、環路穩定性設計難度陡增。

產業價值鏈上的位置

電源管理IC/VRM → PCB級PDN設計 → 封裝級PDN設計 → 晶片片上PDN
    (電源方案商)     (PCB/Layout)    (OSAT/基板廠)    (晶片設計公司)

PI 貫穿整條鏈路，任何一個層級的”短板”都會成為系統瓶頸。

15 分鐘專家深入

核心範式：PDN 阻抗譜 + 目標阻抗

PI 工程的核心方法論是 頻率域阻抗分析：

定義目標阻抗（Target Impedance, Z_target）：

Z_target = (V_dd × 允許紋波%) / ΔI_max

其中 ΔI_max 為最大瞬態電流變化量。例如：供電 0.8V、允許 3% 紋波、最大電流階躍 100A → Z_target ≈ 0.24mΩ。這一目標需要在從直流到數 GHz 的全頻域內滿足。

PDN 是分層阻抗疊加： PDN 阻抗是多級網路的串聯/並聯組合——VRM（低頻，< 數百 kHz）、PCB 去耦電容（中頻，kHz-MHz）、封裝級電容（中高頻，數十 MHz）、片上去耦電容（高頻，百 MHz-GHz）。每一級負責覆蓋特定頻段的阻抗目標。
諧振峰是 PI 大敵： 不同級電容（PCB 大電容、封裝 MLCC、片上 MOS 電容）與寄生電感的互動會在 PDN 阻抗曲線上產生諧振峰。如果諧振峰突破 Z_target，則在該頻率附近的電流擾動會引發超標電壓波動。工程上通過 ESR 調控、RC 阻尼、版面配置最佳化來”壓平”這些峰。

AI 晶片特有的 PI 挑戰

挑戰維度	具體表現
電流規模	核心供電數百安培級，VRM 相位數 20+，銅排/PCB 層堆疊需特殊設計
多供電域	核心邏輯、HBM PHY、SerDes、I/O 各有獨立供電域，域間隔離與耦合需精細管理
HBM 供電	HBM 堆疊功耗佔比可達整板 20-30% [估算]，且對 VDD/VDDQ 電壓精度敏感
CoWoS/先進封裝	2.5D/3D 封裝中矽中介層、TSV 的寄生電阻/電感引入額外 PDN 壓降路徑
動態負載	推論場景中稀疏啟用/MoE 路由導致電流波形高度非平穩，傳統頻域分析可能不夠，需時域模擬輔助

關鍵設計手段

去耦電容策略（Decap Strategy）： 多層級、多容量梯度配置——從 PCB 上的數百 μF 鋁電解/聚合物電容，到 0402/0201 封裝的 nF 級 MLCC，再到片上 MOS 去耦電容（數十 nF 量級），形成全頻域覆蓋。
VRM 設計： 多相降壓轉換器，開關頻率一般在數百 kHz 至 1-2 MHz 範圍 [行業典型值]；高頻化可縮小體積但增加開關損耗。數字控制環路（如 PMBus 協議）支援動態電壓頻率調節（DVFS）。
PCB 電源層設計： 電源/地平面對形成分佈電容，是天然的高頻去耦資源；過孔反焊盤（anti-pad）設計直接影響迴流路徑和寄生電感。
片上 PDN： 晶片內部金屬層堆疊（通常上層厚金屬用於電源分配），網格狀供電網路（power mesh），片上 MOS 電容陣列。
模擬工具鏈： Ansys RedHawk（片上 IR drop 與 EM）、Cadence Voltus（片上 PI）、Keysight ADS/PathWave（系統級 PDN）、SI/PI 聯合模擬等。

技術原理（深入機制 + 關鍵引數）

1. IR Drop 機理

IR drop 分為兩類：

總電壓降 = 靜態 IR drop + 動態 IR drop（di/dt droop）

靜態 IR drop:
  - 來源: PDN 電阻性路徑（金屬層、TSV、bump、銅跡線等）
  - 特徵: 與平均電流成正比，空間分佈可預測
  - 典型設計約束: &lt; V_dd × 5-10% [典型設計規範]

動態 droop (di/dt):
  - 來源: PDN 電感性路徑 × 電流變化率 (L × di/dt)
  - 特徵: 與瞬態負載切換速率相關，時域表現
  - 在 AI 晶片中尤為關鍵: 大規模乘加陣列的同步啟用/休眠導致劇烈 di/dt

2. PDN 阻抗模型（簡化等效電路）

          VRM          PCB Caps     Pkg Caps     On-die Caps
    ┌──[R_vrm]──[L_vrm]──┬──[ESL_pcb]─[C_pcb]──┬──[ESL_pkg]─[C_pkg]──┬──[C_ondie]──┐
    │                     │                      │                      │              │
  [V_src]            [R_esr_pcb]             [R_esr_pkg]            [R_ondie]      [Load: ΔI(t)]
    │                     │                      │                      │              │
    └─────────────────────┴──────────────────────┴──────────────────────┴──────────────┘
                                  (返回路徑 / GND 平面)

PDN 阻抗頻率響應：

頻段	主要貢獻	工程手段
DC - 數百 kHz	VRM 輸出阻抗	多相併聯、控制環路頻寬
數百 kHz - 數十 MHz	PCB 大容量去耦電容	聚合物/MLCC 組合、ESR 調控
數十 MHz - 數百 MHz	封裝級電容（基板內埋/表貼）	埋入式電容、低 ESL MLCC
數百 MHz - GHz+	片上去耦電容	MOS cap 陣列、金屬層分佈電容

關鍵： 高頻段完全依賴片上資源，PCB 級去耦因寄生電感已無法有效覆蓋——這正是 AI 晶片片上 PDN 設計的核心戰場。

3. 電磁（EM）可靠性

IR drop 的孿生問題是 電遷移（Electromigration, EM）。大電流密度下金屬原子沿電子流方向遷移，長期累積導致開路或短路。PI 模擬工具通常同時輸出 IR drop 熱圖和 EM 違例區域，指導金屬層加寬、via 加密等修正。

4. PI-SI-熱耦合

在先進 AI 晶片中，PI 不再是獨立問題：

PI-Thermal 耦合： 金屬電阻率隨溫度升高，高溫區域 IR drop 加劇，形成正反饋——這是熱-電協同模擬的必要性。
PI-SI 耦合： 供電電壓波動直接影響電晶體開關速度和訊號裕度，電壓跌落 → 時序違例 → 訊號完整性退化。
PI-EM 耦合： 高 IR drop 區域往往是高電流密度區，也是 EM 風險最高區域。

技術演進史

時期	核心特徵	驅動力
1990s	PI 概念萌芽，主要關注 PCB 級電源平面完整性	數字系統頻率突破 100MHz
2000s	目標阻抗方法論成熟；去耦電容系統化設計；PI 模擬工具興起（Ansoft/後來 Ansys）	處理器頻率 GHz 級，PCB 供電電流數十安培
2005-2015	片上 IR drop 分析成為籤核（signoff）必需步驟；RedHawk 等工具成為行業標準	SoC 複雜度飆升，工藝微縮使金屬層電阻上升
2015-2020	先進封裝（2.5D/3D）引入封裝級 PDN 設計新維度；數字 LDO、自適應電壓縮放	HBM 整合、Chiplet 架構
2020-至今	AI 晶片功耗突破 500W+，PI 成為架構級約束；片上-封裝-系統級協同設計成為必須；全頻域協同模擬	大型模型訓練/推論算力需求爆發

關鍵趨勢：

片上 PDN 佔用的金屬資源和麵積預算持續增長
VRM 向更高密度、更高效率方向演進（GaN/SiC 器件開始滲透）
軟硬體協同：執行時感知 IR drop、動態調整工作頻率/電壓（“digital droop guard”）成為標配

技術路線對比

維度	傳統離散 VRM + PCB 去耦方案	整合電源模組（IPM / 埋入式 VRM）	片上整合電壓調節（IVR / 數字 LDO）
響應速度	慢（受 PCB 走線寄生限制）	中等	極快（ns 級）
效率	高（成熟拓撲最佳化）	中-高	較低（壓差受限、面積開銷大）
面積/體積	大（VRM 佔 PCB 面積）	中（整合到基板/封裝）	在片上佔用矽面積
適用場景	通用伺服器、傳統 HPC	高階 AI 加速卡	對 droop 極度敏感的高效能核心
技術成熟度	非常成熟	量產中（部分高階產品）	研發/早期量產階段
代表實踐	多相 DrMOS + 大量 MLCC	電源模組集成於模組基板	Intel 的某些 CPU 核心使用 IVR [公開報道]

注：實際高階 AI 模組通常為混合方案——外部 VRM + 封裝級電容 + 片上去耦協同工作，而非單一路徑。

上下游

上游（PI 的”輸入端”）

環節	關鍵角色
電源管理 IC / VRM 控制器	MPS、Infineon、Renesas、TI 等提供多相控制器和 DrMOS
GaN/SiC 功率器件	Navitas、EPC、Wolfspeed 等（面向高效高頻 VRM 拓撲）
被動元件	Murata、TDK、三星電機（MLCC）、Vishay（聚合物電容）等
EDA/模擬工具	Ansys（RedHawk）、Cadence（Voltus）、Synopsys（IC Compiler 內建 PI 分析）、Siemens EDA
封裝基板/矽中介層	Ibiden、Shinko、Unimicron、Samsung Electro-Mechanics

下游（PI 的”影響端”）

環節	PI 的影響
晶片設計	金屬層資源分配、floorplan 約束、timing signoff 中的 IR drop guardband
PCB 設計	層疊規劃、電源平面分割、去耦電容版面配置、過孔策略
先進封裝	中介層 TSV/微凸塊的電學設計、埋入式電容方案
系統散熱	PI-熱耦合影響熱設計方案，IR drop 熱點即熱設計熱點
可靠性/壽命	EM 壽命預測依賴 PI 模擬輸出的電流密度分佈

關鍵指標

指標	定義	量級參考（AI 晶片級）
目標阻抗 Z_target	V_dd × 紋波% / ΔI_max	數百 μΩ 級 [估算，依具體設計]
靜態 IR drop	供電網路直流電阻 × 平均電流	典型設計約束 < 5-10% V_dd
動態 droop 峰值	L × di/dt 瞬時最大電壓跌落	典型設計約束 < 3-5% V_dd [估算]
PDN 阻抗平坦度	全頻域阻抗峰值是否低於 Z_target	諧振峰必須壓制在 Z_target 以下
VRM 效率	輸出功率/輸入功率	> 85-92%（典型多相 VRM）
電流密度 / EM 裕度	金屬層電流密度 vs. EM 限值	需滿足 10 年以上壽命目標（具體取決於工藝）
去耦電容有效頻段	各級電容覆蓋的頻率範圍	片上 cap 有效至 GHz 級

供需與市場資料

市場規模與驅動力

全球電源管理半導體市場： 2024 年約 450-500 億美元 [行業報告口徑]，包含 VRM 控制器、DrMOS、負載點轉換器等。
AI 驅動的增量： AI 資料中心加速器對高效高密度供電方案的需求正在推動高階電源管理器件和先進 PI 設計服務市場快速增長。單個 AI 機架的電源方案成本可能佔系統 BOM 的 10-15% [估算]。
EDA 工具： PI 模擬籤核是晶片設計必需環節，Ansys RedHawk、Cadence Voltus 等為頭部 EDA 公司貢獻穩定營收。

供需瓶頸

高階 MLCC 供應： 大容量低 ESL 的 X5R/X7S MLCC 是 PDN 去耦的關鍵元件，AI 加速卡單板用量可達數千顆，供應緊張時有發生。
VRM 功率器件： DrMOS 模組和高頻控制器的產能與 AI 加速卡出貨量強關聯。
PI 工程人才： 具備系統級 PI 分析能力的工程師在全球範圍內稀缺。

代表公司與資本對映

領域	代表公司	PI 相關性
EDA/模擬	Synopsys (SNPS)、Cadence (CDNS)、Ansys (ANSS，已被 Synopsys 收購中)	提供片上/系統級 PI 籤核工具，是 PI 產業鏈核心基礎設施
VRM / 電源管理 IC	MPS (MPWR)、Infineon (IFX)、Renesas (6723.T)、TI (TXN)	AI 伺服器電源方案的核心供應商
GaN 功率器件	Navitas Semi (NVTS)、EPC	高頻高效 VRM 拓撲的關鍵賦能者
MLCC / 被動元件	Murata (6981.T)、TDK (6762.T)、三星電機	高效能去耦電容供應商
先進封裝 / 基板	TSMC (TSM)、ASE (3711.TW)、Ibiden (4062.T)、Shinko (6967.T)	封裝級 PDN 設計（中介層 TSV、埋入式電容等）
AI 晶片設計	NVIDIA (NVDA)、AMD (AMD)、Broadcom (AVGO)	作為 PI 的”需求方”和”整合方”，驅動 PI 技術邊界前移

投資邏輯

核心觀點

PI 是 AI 算力基礎設施的”隱性關鍵路徑”——不性感但不可或缺，且複雜度隨功耗上升而指數增長。

三條投資線索

EDA 工具鏈（確定性最高）： 每一顆先進晶片都必須通過 PI 籤核，Synopsys + Cadence 的雙寡頭格局穩固，AI 晶片設計數量和複雜度增長直接轉化為工具使用量增長。
高階電源方案（彈性最大）： AI 伺服器單機櫃電源方案價值量顯著高於傳統伺服器。MPS 等在 AI 伺服器 VRM 市場份額領先。GaN 功率器件在高頻 VRM 中的滲透是中長期趨勢。
先進封裝 PI 設計能力建設： 能否在 2.5D/3D 封裝中實現低阻抗 PDN，是衡量封裝廠技術壁壘的重要維度。具備 PDN 協同設計能力的封裝廠獲得更高技術溢價。

風險

AI 晶片功耗若因架構創新（如光互連替代部分 SerDes 功耗）而下降，PI 需求增速可能放緩。
EDA 工具定價受客戶集中度影響（大客戶議價權強）。

常見誤讀糾偏

誤讀 1：“PI 就是加電容、鋪銅——純 layout 活兒”

糾偏： 這是對 PI 最常見的矮化。現代 PI 是貫穿架構設計→RTL 綜合→物理實現→封裝→PCB→系統的全鏈路工程。在 AI 晶片中，PI 約束甚至影響計算架構決策（例如：算力陣列的啟用模式是否可控、是否需要在硬體層面做 droop mitigation）。片上 IR drop 籤核是晶片流片前的必要檢查項，與 timing signoff 並列。

誤讀 2：“PI 和 SI（訊號完整性）是兩個獨立學科”

糾偏： 二者深度耦合。供電電壓波動直接影響電晶體延遲（timing），從而影響訊號裕度。高速 SerDes 的 PLL/jitter 效能對供電噪聲極為敏感。現代 EDA 流程中，PI-SI 聯合分析已成為標準實踐。在 AI 晶片中，高頻寬 I/O（HBM PHY、NVLink 等）的 PI 餘量直接決定介面能否穩定執行在目標速率。

誤讀 3：“VRM 效率高就行，不需要關注 PDN 阻抗”

糾偏： VRM 效率主要影響熱設計和能效比，但 PI 的核心是 全頻域阻抗。即使 VRM 效率 95%，如果 PCB-封裝-片上的中高頻 PDN 阻抗有諧振峰超標，瞬態 droop 仍會引發問題。VRM 的控制環路頻寬通常僅覆蓋到數百 kHz 以下，高頻域完全由無源網路（電容+寄生引數）決定。

學習路徑

入門（建立概念架構）

Eric Bogatin, Signal and Power Integrity - Simplified（經典教材，PI 入門首選）
搜尋 “PDN target impedance” 相關技術博文（如 EEWorld、Signal Integrity Journal）

進階（掌握方法論）

Ansys / Cadence 官方培訓材料（片上 IR drop 分析流程）
學習 PDN 阻抗模擬：用 SPICE 或免費工具（如 QUCS）搭建簡單 PDN 等效電路，觀察阻抗曲線
閱讀 ISSCC / ESSCIRC 中 AI 晶片的 power delivery 章節（頂級會議論文中通常有 PDN 設計細節）

專家（系統級整合）

參與實際晶片 PI signoff 流程（RedHawk/Voltus 實操）
研究先進封裝（CoWoS/EMIB）中的 PDN 設計案例
關注 IR drop mitigation 架構技術（如 Intel 的 power noise mitigation、NVIDIA 的 droop guard 方案等）

一句話總結

Power Integrity 是 AI 算力的”供電脊樑”——當單晶片功耗突破半千瓦、供電電流達數百安培時，從 VRM 到片上每一微歐電阻和每一納亨電感都關乎晶片能否安全、可靠、滿效能地執行；PI 不是一個”可以留 margin 之後再補救”的問題，而是必須在架構階段就協同設計的硬約束。

延伸閱讀與來源

型別	推薦
經典教材	Eric Bogatin, Signal and Power Integrity - Simplified, 3rd Ed.
經典教材	Larry Smith, Principles of Power Integrity for PDN Design
行業白皮書	Ansys RedHawk Application Notes（片上 IR drop & EM 分析）
行業白皮書	Cadence Voltus Power Integrity Solution Brief
會議論文	ISSCC 近年 AI 加速器論文中的 Power Delivery 章節
標準	JEDEC（HBM 供電規範）、Intel VRM Design Guide [廠商公開文件]
線上資源	Signal Integrity Journal (signalintegrityjournal.com)；EEWorld 論壇 PI 版塊

宣告： 本頁中的市場資料、功耗數字等如無特別標註來源，均為基於公開行業資訊的估算或定性表述，不構成投資建議。具體產品規格請以廠商官方 datasheet 為準。