Retimer
3秒看懂
Retimer(重定時器)是高速訊號鏈中的訊號再生晶片。與Redriver的簡單訊號放大不同,Retimer在接收端(Rx)通過連續時間線性均衡(CTLE)與判決反饋均衡(DFE)補償通道損耗,經時鐘資料恢復電路(CDR)提取純淨時鐘並抑制抖動,最後在傳送端(Tx)重新生成全新的、眼圖清晰的資料訊號。在AI算力爆發、PCIe 6.0/800G互連成為主流的時代,Retimer已從選配升級為系統標配,是解決高速訊號在PCB走線、背板與線纜中衰減與失真問題的關鍵硬體使能器。
3分鐘產業解釋
產業邏輯：當資料傳輸速率突破100G/通道,PCIe從4.0(16 GT/s/NRZ)走向5.0(32 GT/s/NRZ)、6.0(64 GT/s/PAM4),訊號在印刷電路板、背板聯結器、銅纜中的傳輸損耗呈指數級上升。Redriver只能進行線性放大,在補償有用訊號幅度的同時也會放大噪聲與失真,無法修復時鐘抖動與碼間干擾。Retimer則是全3R再生——Re-amplify(重新放大)、Re-time(重新定時)、Re-shape(重新整形),將受損的模擬波形徹底還原為乾淨的二進位制資料流。在AI資料中心中,GPU間NVLink/PCIe互連、網路介面卡到交換器鏈路、SSD背板到CXL記憶體池,處處需要Retimer充當訊號管家。
價值定位：Retimer的角色正經歷三重躍遷。從高階選配到系統標配(PCIe 6.0時代必備)的第一躍;從板端器件到線纜內建(AEC有源電纜內整合)的第二躍;從純訊號調理向智慧鏈路管理(整合眼圖監控、鏈路訓練加速、動態均衡引數自適應)的第三躍。據騰訊新聞引述行業追蹤資料,Retimer需求呈40%以上年增率增幅,其增長本質是高速運算時代傳輸損耗與大規模運算單元互連矛盾的必然硬體對映。
技術斷崖：未來光纖互連(CPO/LPO)成熟仍需時日(估計2027年前難以規模化滲透),當前系統高度依賴電訊號傳輸。在此視窗期,Retimer是保障訊號完整性的最後一道屏障,其戰略地位持續強化。
15分鐘專家深入
PCIe Retimer的技術分級與適用場景
PCIe重定時器的應用場景按通道距離與損耗劃分三級:
| 級別 | 典型通道長度 | 損耗預算 | 適用場景 | Retimer策略 |
|---|---|---|---|---|
| 短距 | <15cm | <15dB@16GHz | 板內晶片到晶片 | 無需或Redriver即可 |
| 中距 | 15-50cm | 15-30dB@16GHz | 背板跨槽,AI加速卡 | Retimer單跳 |
| 長距 | >50cm | >30dB@16GHz | 機櫃間AEC電纜,CXL擴充套件盒 | Retimer級聯或多跳 |
【來源:騰訊新聞及行業報告綜合,具體dB閾值供參考,實際依PnP損耗和PCB材料(Dk/Df)而異】
訊號質量退化的物理本質
在AI機櫃(如GB200 NVL72)中,GPU到GPU、GPU到交換器之間走線長度動輒超過50cm。NRZ編碼尚可容忍一定程度衰減,但PCIe 6.0匯入PAM4(4電平脈衝幅度調變)後,4電平間電壓裕量僅為NRZ的1/3,對噪聲、抖動、反射容忍度急劇下降。Retimer必須在此約束下提供低於1E-15的誤位元速率(實驗室實測),對應工業級可用性要求誤位元速率≤1E-12。
Retimer在多跳拓撲中的挑戰
據行業報告提示,部分Retimer在多跳鏈路中會引入額外抖動積累——每個Retimer的CDR環路雖抑制輸入抖動,但其自身鎖相環(PLL)也會產生殘餘偏斜。工程上通常限制最多2跳級聯,並要求每級Retimer的固有抖動輸出滿足PCI-SIG規範對傳送端抖動的要求,具體依速率等級與調變方式調整。另外韌體更新機制不統一增加了運維複雜度,這是目前產業等待OCP(開放計算專案)標準化來解決的痛點。
技術原理
訊號處理引擎:從衰減波形到乾淨資料的四步法
高速訊號通過長走線後,眼圖完全閉合,接收端無法正確判決0/1。Retimer的內在機制如下(可視為一個微型通訊接收機+發射機):
┌─────────────┐
│ Tx EQ │
┌───────┐ ┌─────────┐ ┌─────────┐ │ (FFE/去加重)│ ┌───────┐
│受損訊號│→│ CTLE │→│ DFE + │→ CDR →│ │→ │乾淨訊號│
│(小眼圖)│ │(線性均衡)│ │ 判決器 │ ↑ │ 重新生成 │ │(清晰眼)│
└───────┘ └─────────┘ └─────────┘ (恢復時鐘)└─────────────┘ └───────┘
Rx路徑 時鐘域 Tx路徑步驟詳釋:
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CTLE(連續時間線性均衡):模擬高通濾波器,補償通道對高頻分量的衰減。作用類似音訊均衡器提拉高音,但針對奈奎斯特頻率點精確補償,在奈奎斯特頻率(如PCIe 6.0 16GHz處)提供可程式設計峰值增益(通常6-15dB,依實際通道損耗配置)[來源:部落格園技術概述]。
-
DFE(判決反饋均衡):非線性均衡,利用已判決的過往位元對當前位元產生的碼間干擾(ISI)進行預測並減去。DFE抽頭(tap)數量直接影響消ISI能力,典型實現採用4-8抽頭,抽頭權重由自適應演算法(如LMS,最小均方誤差)線上訓練。
-
CDR(時鐘資料恢復):從資料邊沿中提取嵌入時鐘。核心是鎖相環(PLL)或延遲鎖定環(DLL),鎖定到資料的過零點。此步驟是Retimer區別於Redriver的關鍵——Redriver無CDR,無法再生時鐘,無法消除抖動。
-
Tx EQ(傳送端均衡):將已恢復的純淨資料重新編碼(modulation)並預均衡。採用FFE(前饋均衡器)施加可控預失真,補償下一段通道的損耗,使得訊號到達下一級接收器時眼圖開啟。
關鍵引數體系
- 資料速率與調變方式:PCIe 5.0為32 GT/s NRZ;PCIe 6.0為64 GT/s PAM4。速率翻倍同時在物理層上PAM4的引入大幅提升複雜度。
- 通道密度:主流支援16通道(Lane)整合,對應x16 PCIe鏈路單晶片覆蓋。
- 延遲:純轉發延遲通常在20ns~50ns量級（含CDR鎖相與緩衝），是記憶體語義訪問(如CXL)端到端延遲預算的重要考量[來源:產業調研網報告]。
- 功耗/能效:先進製程節點帶來顯著收益。據行業趨勢,採用3nm級FinFET工藝後,單通道功耗可較前代降低40%[來源:行業趨勢估計,具體數字需待產品實測]。
- 抖動容限:遵照PCI-SIG定義的眼圖模板與JTOL(Jitter Tolerance,抖動容限)曲線,Retimer必須能在高頻抖動(>10MHz)下保持無誤碼執行。
技術演進史
第一代:Redriver與簡單訊號調理(PCIe 3.0時代及之前)
- 時間:約2015年前
- 特徵:無CDR,純線性放大。CTLE可調,但對抖動無抑制能力。資料傳輸速率在8 GT/s,通道損耗尚可控,Redriver足以彌補板級走線損耗。
第二代:獨立Retimer晶片誕生(PCIe 4.0)
- 時間:2017-2020年
- 標誌:資料速率跳至16 GT/s,插入損耗迫使系統採納CDR機制。Retimer首次在高階伺服器背板與NVMe SSD擴充套件中成為可選項。代表性產品為Astera Labs的Aries系列。
第三代:標配化與AI驅動(PCIe 5.0/6.0)
- 時間:2021年至今
- 核心轉折:PCIe 5.0(32 GT/s)與6.0(64 GT/s)疊加AI叢集建設爆發。Retimer從高階部署滲透至通用伺服器、AI加速卡(GPU Tray)、網路介面卡、CXL記憶體擴充套件盒的標準BoM清單。功能從單純的訊號恢復擴充套件到整合眼圖監控(即時採集中間訊號做診斷)、鏈路訓練加速(縮短PCIe鏈路協商時間)、物理層重傳控制(配合PCIe 6.0的FEC)。
第四代:融合智慧與光學(2026年及以後)
- 發展方向:
- CXL原生融合:支援CXL 3.0記憶體語義與快取一致性,拓展記憶體池化場景。
- 光電轉換預整合:晶片留出矽光介面,為未來光I/O模組的對接做架構預留。
- 智慧鏈路管理:內嵌輕量級推論模型,即時預測通道劣化趨勢並動態調整CTLE/DFE/預加重等均衡引數。
- 安全韌體升級:支援遠端、零停機韌體更新,解決運維痛點[來源:產業調研網報告]。
技術路線對比
Retimer vs. Redriver(量化維度)
| 維度 | Redriver | Retimer |
|---|---|---|
| 核心功能 | 線性訊號放大 | 訊號再生(3R) |
| 時鐘處理 | 無 CDR,時鐘直通 | 內建 CDR,恢復純淨時鐘 |
| 抖動抑制 | 僅能抑制傳輸路徑上的噪聲,不清理殘留抖動 | 能消除累積抖動,重置抖動預算 |
| 均衡能力 | 僅 CTLE(線性) | CTLE + DFE + Tx FFE(線性+非線性) |
| 典型延遲 | <100ps(訊號單純經過放大器) | 20-50ns(含 CDR 鎖相和緩衝) |
| 適用速率上限 | 可支援至 PCIe 5.0 32 GT/s NRZ，無法應對 PAM4 | PCIe 5.0/6.0(32/64 GT/s),PAM4 原生支援 |
| 典型功耗 | 極低(<0.1W/通道) | 低-中(0.1-0.3W/通道,取決於工藝與速率) |
| 成本比值 | 1x(基準) | 2-4x(複雜度決定) |
| 典型廠商 | 德州儀器、NXP、安森美 | Astera Labs、Broadcom、Microchip、譜瑞科技[來源:行業格局,具體型號未列] |
不同Retimer方案:板載 vs. 線纜內建(AEC)
| 形態 | 板載Retimer | 線纜內建(AEC有源電纜) |
|---|---|---|
| 安放位置 | PCB上,與CPU/GPU/交換晶片靠近 | 兩端聯結器內,整合至電纜本身 |
| 訊號路徑 | 晶片→走線→Retimer→走線→聯結器→電纜 | 晶片→走線→聯結器→AEC(內建Retimer) |
| 設計複雜度 | 需板級版面配置佈線、供電散熱設計 | 線纜廠商一體化解決,系統設計單純 |
| 靈活性 | 需提前規劃通道配置 | 即插即用,擴充套件方便 |
| 適用場景 | 板內高密度互連、標準伺服器 | 機櫃內跨機箱、分散式CXL擴充套件盒 |
【來源:騰訊新聞行業分析】
工藝節點路線
早期Retimer採用28nm平面工藝和16nm FinFET工藝。當前主流轉至7nm/6nm,頭部廠商已啟動3nm FinFET遷移[來源:行業趨勢估計]。更先進的節點帶來顯著功耗與密度紅利:相同16通道配置,3nm方案較16nm可縮減約60%功耗,這對於AI GPU周邊空間和熱功耗極為受限的版面配置至關重要。
上下游
上游:技術與材料支撐
- 先進製程晶圓代工:
- 需求:7nm以下高效能混合訊號(HPA)工藝,必須同時支援高速SerDes、高精度類比電路(CTLE/CDR/PLL)和數字控制邏輯。
- 主要代工廠:台積電(N6/N5/N3系列,注意N3為FinFET)、三星(提供混合訊號工藝節點)。[來源:行業格局]
- EDA與IP供應商:
- 高速SerDes PHY IP是Retimer設計核心。Cadence、Synopsys是主要供應方,其IP決定了晶片所能覆蓋的最高速率、抖動效能和自適應演算法的質量。
- 測試與封裝:
- 高速ATE(自動化測試裝置)需能生成並分析64 GT/s PAM4訊號,對測試板卡損耗控制要求極高。
- 封裝上採用Flip-Chip BGA以應對高I/O數和訊號完整性要求。
下游:應用場景
- AI伺服器:GPU Tray內NVLink/PCIe互連,GPU與NIC間連線。每臺NVL72機櫃需數十顆Retimer。
- 企業級儲存:NVMe SSD背板到CPU的遠距離PCIe連線,尤其EDSFF長規格(如E3.S/E3.L)下。
- 資料中心網路:交換器板內、交換器到SmartNIC之間的高速SerDes鏈路。
- CXL記憶體擴充套件:CXL基於PCIe PHY,對延遲和穩定性極度敏感,Retimer是使能記憶體池化的必備項。
- 高速有源電纜(AEC):800G/1.6T AEC線纜兩端內均整合Retimer,以實現長達5-7米的傳輸。
關鍵指標
| 指標分類 | 關鍵引數 | 典型數值/範圍(PCIe 6.0) | 注 |
|---|---|---|---|
| 速率與調變 | 資料速率/通道 | 64 GT/s,PAM4 | PCIe 6.0標稱,NRZ時代已結束 |
| 訊號質量 | 誤位元速率(BER)恢復目標 | <1E-12(工業級),<1E-15(設計目標) | 經FEC糾錯後需達到此水平 |
| 延遲 | 通道處理延遲 | 20-50ns | 對CXL記憶體語義尤為關鍵 |
| 抖動抑制 | 固有抖動輸出 | 需滿足PCI-SIG規範定義的傳送端隨機抖動極限（具體數值依速率等級而異） | 依PCI-SIG規範 |
| 均衡 | CTLE增益範圍 | 6-15dB@Nyquist,可程式設計步進 ~0.5dB | 對應不同走線長度 |
| 均衡 | DFE抽頭數 | 通常4-8抽頭 | 抽頭越多,對長尾ISI消除能力越強 |
| 通道密度 | 單晶片通道數 | 16/32/更高通道整合 | 對應x16或x32 PCIe |
| 功耗 | 每通道功耗 | 0.1-0.3W(目標),依速率/製程顯著變化 | 目標持續下移 |
【來源:產業報告、PCI-SIG,具體資料因廠商及產品代際而異】
供需與市場資料
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市場增速:
- Retimer整體需求年增率增幅超40%[來源:騰訊新聞]。驅動因素為AI資料中心資本支出激增、PCIe 5.0/6.0平台滲透加速。
- 預計2026-2032年,高階Retimer(支援PCIe 6.0/CXL)市場複合增長率將維持高位,詳細數值見行業調研究報告告[來源:產業調研網]。
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供給端格局:
- 主導廠商:Astera Labs(純Retimer方向,市佔靠前)、Broadcom(綜合連線方案龍頭)、Microchip、譜瑞科技(中國臺灣,從Redriver向Retimer升級)。德州儀器等傳統Redriver大廠也切入Retimer戰場。
- 供貨緊張:先進封裝產能(特別是配合3nm FinFET的全新BGA方案)曾出現短期供應約束[來源:產業調研網報告]。晶圓產能尚可滿足,但高速測試裝置測試時間較長(每顆需全速I/O眼圖掃描),成為交付瓶頸。
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價格趨勢:
- 早期PCIe 4.0 Retimer單通道價格較高。隨著規模擴大和工藝遷移至成熟節點,N-1代產品價格年降約10-15%。但PCIe 6.0/CXL 3.0等最前沿產品因複雜度有15-30%溢價。
代表公司與資本對映
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Astera Labs(美股:ALAB)
- 標籤:純Retimer賽道領導者,AI基建核心標的。
- 產品線:Aries系列(PCIe 4.0/5.0),Taurus系列(PCIe 6.0/CXL),Leo系列(記憶體互連)。
- 邏輯:產品線與AI硬體週期強繫結。每臺AI伺服器內含Retimer價值量大幅躍升,構成持續增長引擎。
- 需關注風險:客戶集中度(大數據中心客戶相對集中)、估值波動、競爭對手整合方案(Broadcom)的威脅。
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Broadcom(美股:AVGO)
- 標籤:連線方案巨頭,自有SerDes IP和完整產品矩陣。
- 優勢:Retimer通常作為其PCIe Switch/NIC/定製ASIC平台的一部分,形成整體互連方案,客戶粘性極強。
- 邏輯:不單獨依賴Retimer晶片銷售,綜合平台價值更高。
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譜瑞科技(
- 標籤:亞洲關鍵的中高速訊號調理晶片設計公司。
- 路徑:從eDP TCON/Redriver切入PCIe Retimer,版面配置打入伺服器及汽車高速SerDes市場。成長邏輯在於進口替代和全球供應第二選擇。
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資本對映邏輯鏈:
- 最直接對映:Astera Labs > 譜瑞科技
- 平台捆綁對映:Broadcom(包含在整體AI平台BOM中) > Marvell(類似,有PHY IP和定製ASIC)
- 隱射受益:先進封裝和高速PCB背板供應鏈(因Retimer用量加大帶動高階PCB和背板供應鏈需求)
投資邏輯
核心驅動因子:
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速率升級的“硬約束”:
- PCIe 5.0→6.0、800G→1.6T,每換代一倍速率,訊號完整性挑戰指數級上升,Retimer從“可有可無”變為“強制性BoM項”。這是量價雙擊的核心。
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AI算力叢集的“空間槓桿”:
- GPU從8卡到72卡(NVL72)乃至更大Rubin架構,物理走線長度拉長10倍以上,單機櫃Retimer用量年增率例放大,形成量與機櫃數相乘的複合增長。
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CXL記憶體池化的“新藍海”:
- HBM太貴,需要CXL拉通外部記憶體。CXL基於PCIe PHY且對延遲極為苛刻,是Retimer新增的可持續需求側。
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純Retimer公司的“稀缺性溢價”:
- Astera Labs作為極少數幾乎唯一純粹的上市Retimer公司,享受AI基建敞口的稀缺性估值。其季報展望對整個賽道有指標意義。
風險維度:
- 技術替代:CPO(共封裝光學)與LPO(線性驅動可插拔光學)的提前滲透(雖然業內共識2028年前難以規模替代),一旦提前,電訊號Retimer的部分需求天花板將受壓。
- 客戶集中與庫存週期:超大規模客戶採購節奏波動大,以及客戶有自研SerDes內整合以替代獨立Retimer的風險。
- 多跳級聯的抖動問題:如產業報告中提及的技術瓶頸,如不能持續滿足級聯需求,會限制在超長鏈路中的部署擴張。
常見誤讀糾偏
誤讀1:“Retimer和Redriver差不多,就是訊號放大能力強一點。”
- 糾偏:本質完全不同。Redriver是模擬域線性放大,噪聲和失真一起放大。Retimer是數字域訊號再生。它擁有完整的CDR時鐘提取和DFE反饋均衡,能夠終結抖動,而非傳遞抖動。這使其有能力對抗PAM4下極小的電壓裕量。把Retimer稱為“智慧再生器”,Redriver稱為“線性放大器”方能把握差別。
誤讀2:“PCIe 6.0速率比5.0只翻一倍,Retimer要求肯定線性增加而已。”
- 糾偏:關鍵不在速率,而在調變方式從NRZ變為PAM4。PAM4讓3個眼張度壓縮至NRZ的1/3,對噪聲和抖動的容忍度呈數量級下降。Retimer的CTLE/DFE/CDR必須能處理PAM4非線性特性,PPG(脈衝模式發生器)和錯誤檢測的複雜度躍升遠不止翻倍,這是代際技術斷崖。
誤讀3:“CPU/GPU都已經內建強大SerDes PHY了,為什麼還要外部Retimer?”
- 糾偏:片上PHY為了功耗和麵積,其傳送端FIR抽頭和接收端DFE抽頭數有限,彈性和驅動能力不如專為其最佳化的獨立Retimer。且GPU晶片到大走線還有封裝和PCB上第一段損耗,PHY並不能解決板級長走線到達GPU PHY前眼圖早已閉合的問題。Retimer放在通道中間可實現Rc放大並Reset抖動預算,將長通道分割成兩段簡訊道,這就是“鏈路分割”思想,片上PHY無法替代這種物理位置帶來的收益。
學習路徑
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高速訊號完整性基礎(2-3小時):
- 閱讀教科書/線上課程中“眼圖、插入損耗、回波損耗、串擾、抖動(Jitter)分類”基礎章節,掌握頻域與資料眼的對應關係。
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均衡技術精講(2小時):
- 重點學習CTLE、FFE、DFE的原理與MATLAB/Python模型實現。動手看一個PDF模擬:給定通道S引數,對比有/無DFE時的眼圖。
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PCIe協議與SerDes PHY(3-4小時):
- 閱讀PCI-SIG基礎規範(重點電氣章節)。理解LTSSM(鏈路訓練狀態機)和物理層重傳機制;掌握什麼叫“鏈路訓練”,以及Retimer如何參與其中。
- 搜尋“Cassini”等開源SerDes模型或教程,理解CDR的基本分類:基於相位插值/CDR vs 經典PLL CDR。
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產品與產業報道(2小時追蹤):
- 關注Astera Labs官網白皮書/產品簡介,可直接獲取PCIe 6.0 Retimer系統設計指南[搜尋: Astera Labs PCIe 6.0 retimer whitepaper]。
- 閱讀行業分析機構對高速互連晶片的深度報告(如LightCounting關於AEC和Retimer的報告)。
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CXL與記憶體池化拓展(1小時):
- 閱讀CXL協議3.0概況(快取一致性、記憶體語義)。理解CXL為何極度依賴低延遲和低誤碼,以及Retimer在此不可替代的物理原因。
一句話總結
Retimer是從高速訊號無損再生器進化為AI算力互連架構中不可或缺的物理層關鍵節點,它通過訊號鏈路分割與抖動重置,解決了“速率越高,傳輸越短”的物理矛盾,是PCIe 6.0與CXL時代系統級標配。
延伸閱讀與來源
- 部落格園 - 訊號完整性分析基本概念之Retimer和Redriver——基礎技術普及
- 騰訊新聞 - Retimer,成為標配——產業趨勢與AI應用場景深度分析
- 產業調研網 - 2026年PCIe重定時器行業發展趨勢報告——市場與中長期技術演進預判
- PCI-SIG官方規範庫——查詢PCIe 5.0/6.0電氣規範與Retimer合規要求
- Astera Labs 官網——獲取Aries/Taurus具體產品白皮書和應