TDR 測試

1 3 秒看懂

TDR（時域反射計）測試是高速數字互連的“精密 CT 掃描”技術：向傳輸線注入一個極陡電脈衝（皮秒級邊沿），即時採集並分析阻抗不連續點反射回來的波形特徵，從而在一張時域影像上同時完成“阻抗表徵”與“物理故障定位”兩項核心任務。

在 AI 算力基礎設施中，其最直白的價值體現為：一根 NVLink 5.0/6.0 銅纜或一塊 GB300 NVL72 機架銅背板，若因聯結器壓接不良、線材彎折、PCB 走線過渡孔失配而產生 2–3 Ω 的區域性阻抗偏移，在 224 Gbps PAM4 信令下就可能使誤位元速率從 1E-15 惡化為 1E-9，直接導致 GPU 互聯降速重訓，拖累萬卡叢集的有效算力。TDR 測試就是那道在產線上攔住這類“隱性殘次品”的最後關卡，也是研發階段將互連裕量從紙面模擬拉回物理現實的核心工具。

2 3 分鐘產業解釋

TDR 測試的產業定位並非通用測量工具，而是與高速 SerDes（序列器/解串器）物理層演進深度繫結的垂直測試方案。當前 AI 算力網路正面臨三重頻寬擠壓：GPU 到 GPU 的 NVLink 5 單通道速率已達 112 Gbps PAM4，NVLink 6 目標 224 Gbps；資料中心 800G/1.6T 乙太網路電介面（每通道 112 Gbps/224 Gbps）要求通道損耗在奈奎斯特頻率下不超過 −28 ∼ −30 dB；PCIe 6.0 已量產，PCIe 7.0 規範（128 GT/s，PAM4）進入制定階段。三重擠壓各自產生不同物理尺度的阻抗控制難題，TDR 測試的技術路徑也因此分化出三個垂直應用層：

第一層：半導體與封裝級（Die-to-Die/Die-to-Package）

面向 Chiplet 互連（如 UCIe 標準）及先進封裝矽中介層。空間解析度需達到 50 μm 以下，通常將 TDR 功能集成於射頻探針臺與向量網路分析儀（VNA）時域轉換中。最苛刻的場景是 HBM4 的 2.5D/3D 互連，微凸點僅數十微米直徑，任意一個凸點的阻抗異常便可能關閉整條記憶體通道，TDR 在此已演進為“阻抗斷層掃描”級應用。

第二層：板級與背板級（PCB/Backplane）

涵蓋 AI 伺服器主機板、交換背板及有源銅纜元件。這是 TDR 的傳統主戰場，當前最激烈交鋒在 224 Gbps 背板鏈路：PCB 板材從 Megtron 7 向 Megtron 8/8G 及更低損耗材料遷移，但換材無法消除聯結器過孔的阻抗失配——單個壓接過孔的容性跳變即可在 56 GHz 奈奎斯特頻率下產生巨大回波損耗。TDR 的失效判定需同時考察阻抗變化量（通常要求 ±5% 以內，PCIe 6.0 基本規範更嚴）與失配段長度（小於訊號上升沿電長度的 1/10），二者缺一不可。

第三層：系統互連與線纜認證（Cable Assembly Certification）

面向 AI 機架內 NVLink 背板互聯、ACC/AEC（有源銅纜/有源電力線纜）、DAC（無源銅纜）以及光模組直連銅纜（DAC 及 AEC 模組）。典型場景如 GB300 NVL72 機架內部：72 塊 B300 GPU 通過 NVSwitch 經由數千條差分銅線互聯，任何一個線端聯結器的部分退針、壓接開裂、防護殼未到位都會造成阻抗尖峰。出廠全檢（100% 測試）必須在一個嚴格定義的產線節拍下（線長數千條，單條測試視窗在數秒至十數秒）完成差分 TDR 判異。

上述三層在測試原理上同源，但在夾具（Fixture）、去嵌演算法、校準標準、取樣頻寬乃至成本結構上的差異已足以催生各自獨立的產品分支。因此，TDR 測試不是一個單一產品市場，而是以“速率代際”和“物理尺度”為兩個維度展開的矩陣式市場結構。

3 技術原理

3.1 基礎物理：反射係數與阻抗不連續探測

TDR 的核心物理基於傳輸線理論。向一條特徵阻抗為 Z_0 的傳輸線注入一個幅度為 V_{incident} 的階躍脈衝，當脈衝行進至阻抗突變點時，部分能量因邊界條件不連續而反射回源端。反射訊號的幅度與相位由該點的反射係數 \rho 決定：

\rho = frac(Z_L - Z_0){Z_L + Z_0}

其中 Z_L 為突變處的區域性阻抗。

• 開路故障（Z_L \to \infty）：\rho = +1，反射波形與入射波形同相疊加，遠端TDR響應拉高至 2 倍（系理想情況；實際受損耗限制）。
• 短路故障（Z_L \to 0）：\rho = -1，反射波形反相，TDR 波形被下拉朝向零。
• 容性不連續（如過孔、聯結器）：Z_L 瞬時下降，先產生負反射（向下凹陷），再逐步恢復，呈現特徵“下凹-上過沖”的雙向波動。
• 感性不連續（如鍵合線、聯結器彈簧片）：Z_L 瞬時上升，先產生正反射（向上凸起），隨後恢復。

實際 AI 互連鏈路中的不連續極少是純阻性跳變，通常為 RLC 集總引數的複雜組合，TDR 波形的精細剖析必須結合阻抗-時間曲線（Z(t)）的連續變化趨勢。

3.2 故障測距：從時域反射到物理座標

TDR 將反射事件的時間延遲轉換為物理距離。設被測介質中的訊號傳播速度為 v，該介質的有效介電常數（相對介電常數 \varepsilon_r）決定 v = frac(c){\sqrt{\varepsilon_r}}，則從測試埠到故障點的物理距離為：

d = frac(v \cdot t){2}

其中 t 為從脈衝發出到接收到反射特徵前沿的往返時間。

AI 互連場景下的工程挑戰：

• 超高精度要求：一塊 NVLink 銅背板可能長達 1–2 m，而一個關鍵不連續點（如聯結器絕緣體變徑段）長度僅 0.3 mm。對應當前最高速率 224 Gbps 脈衝，上升沿 ≤ 12 ps（按 10%–90% 計算），要求在介質中的空間解析度達亞毫米級。區分相距數釐米內兩個反射事件需要足夠高的分析頻寬，商用裝置最高支援約 50–70 GHz 的系統上升沿 ≤ 5–7 ps，理論空間解析度可達 0.3 mm 以下（PCB 介質）。
• 多介質級聯難題：鏈路包含晶片封裝（低損耗有機基板，\varepsilon_r \approx 3.2）、PCB 高層板（Megtron 8，\varepsilon_r \approx 3.3）、聯結器（特氟龍材質，\varepsilon_r \approx 2.0）、銅纜（發泡聚乙烯等，\varepsilon_r \approx 1.3–2.3），傳播速度在每一段均不同，需匯入介質模型逐段修正，否則距離誤差可達數釐米，足以使定位失效。
• 多反射混疊：多個弱反射點在時間軸上疊加，形成波形的複合擾動，通常採用時域門控提取區域性段阻抗或以反捲積濾波分離單次事件。

3.3 差分 TDR 與多模激勵

絕大多數 AI 高速鏈路採用緊密耦合差分對（線距 < 線寬）來抑制共模噪聲。差分 TDR 需要以兩種模式激勵：

• 奇模（差分模式）激勵：兩線施加等幅反相階躍脈衝，測得 差分阻抗 Z_{diff}。對 100 Ω 差分線，Z_{diff} 通常規範目標是 100 ± 10%（PCIe 5.0/6.0）/ 85 ± 10%（一些乙太網路標準），GB300 NVL72 內部鏈路允差範圍較小。差分阻抗對線寬、線距、對地層距離極其敏感。
• 偶模（共模模式）激勵：兩線施加等幅同相脈衝，測得 共模阻抗 Z_{comm}，表徵鏈路對共模噪聲的抑制能力。

其關鍵轉換公式（無損近似下）：

Z_{diff} = 2Z_{odd}, \quad Z_{comm} = frac(Z_{even)}{2}

3.4 時頻域轉換與眼圖-串擾聯合分析

TDR 獲取的是時域反射/透射波形，但 SerDes 接收器判決裕量分析需要頻域 S 引數。現代 TDR 儀器經由快速傅立葉變換（FFT）和校準，將時域資料轉換為 4 埠（或 2N 埠）S 引數（S_{11} 回波損耗，S_{21} 插入損耗，串擾 S_{31}, S_{41}），進而匯入 IBIS-AMI 模型執行通道模擬生成眼圖、浴盆曲線（Bathtub Curve）及 BER 輪廓。

時鐘恢復：TDR 硬體輸入無法直接同步待測鏈路的實際轉發時鐘，模擬時通常採用軟體 CDR（時鐘資料恢復）提取等價取樣鍾，使眼圖測量具備可比性。

3.5 去嵌——誤差剝離核心工藝

TDR 測試結果中，實際波形 = 被測件（DUT）響應 ⊗ 測試夾具/連線頭/引線/sma 轉換響應。若未去除夾具效應，PCIe 6.0 合規測試可能因 0.5 dB 插入損耗的過度分配而誤判合格的 GPU 基板。去嵌的核心包括：

• TRL（Thru-Reflect-Line）/SOLT 校準：用標準件建立夾具二埠網路模型。
• 時域門控：物理遮蔽非 DUT 區間的反射，僅分析待測段。
• AFR（Automatic Fixture Removal）：儀器軟體自動提取夾具 S 引數進行數學剝離。

據是德科技 2024 年技術文獻，對於 224 Gbps PAM4 板級測試，不充分去嵌可導致差分阻抗讀數偏差 2–4 Ω，回波損耗評估誤差達 3–5 dB（在 56 GHz 奈奎斯特頻率處）（來源：Keysight 224G Signal Integrity Test Solutions, 2024 版技術白皮書）。該偏差已足以扭曲裕量結論。

4 關鍵引數

TDR 測試系統的選用與解析需從以下維度評估，每一維度直接繫結具體 AI 互連合規測試要求。

• 系統上升沿（System Rise Time，10%–90%） 定義儀器經夾具、電纜、探針後的有效上升時間，而非僅主機指標。對 224 Gbps PAM4，通常要求 ≤ 12 ps，研發級推薦 ≤ 7 ps。上升沿越陡，空間解析度越高，也更易激發高頻寄生效應，並需相應提升測量頻寬。

• 分析頻寬 取樣示波器前端頻寬通常 ≥ 50 GHz（研發推薦 70 GHz 級）。頻寬不足會平滑掉微細阻抗畸變，導致漏檢。

• 阻抗測量精度與重複性 精密測量需求阻抗精度 ±1%（經校準）及重複性 < 0.2 Ω（標準差）。產線需每日執行標準空氣線/精密負載驗證，否則漂移將產生大批誤判。該指標在 2024–2025 年的晶片-封裝聯合測試中已被提至更嚴苛層級，具體數值因各企業內控標準而異。

• 空間解析度 公式近似 d_{min} \approx frac(v \cdot t_r){2}，t_r 為系統上升沿。若要分辨 0.5 mm 的兩個事件，PCB 介質（v \approx 0.15\ text(mm/ps)）下系統 t_r 需 ≤ 6.7 ps。

• 動態範圍與時基抖動 低反射訊號（如衰減嚴重的末端開路）不能被噪聲淹沒；時基抖動應 < 200 fs RMS，否則長距離測距誤差累積可達 mm 級。

• 差分引數提取能力 現代 TDR 可一次測試同步輸出 Z_{diff}, Z_{comm}, Z_{odd}, Z_{even} 及模態轉換（SCD21、SDC11），用以定量“差模能量向共模的洩漏”。

• 測試吞吐（Throughput） 產線應用關鍵：是否支援 32/64 差分通道矩陣開關自動化序列？單對測試周期（含校準-探針著陸-判異）在 2024 年一線工廠已達 4–8 秒/通道級，直接影響單日產能。

5 技術路線

TDR 測試非鐵板一塊，而是並存三大技術路線：

路線一：取樣示波器平台（Sampling Scope TDR） 代表產品：Keysight DCA-X/DCA-M 系列，Tektronix DSA8300 系列。採用等效時間取樣，具備超高頻寬（至 70 GHz/100 GHz 電介面）、亞皮秒級時基穩定性，是高速合規測試“黃金標準”。缺點：僅適於重複性訊號環境，不能直接捕獲單次瞬態事件，裝置成本高，典型單套配置（主機+TDR 模組+校準套+探針系統）在 2023–2024 年報價約 30–60 萬美元（隨配置而定，資料來源為採購部門公開招標價格）。

路線二：向量網路分析儀時域變換（VNA-based TDR） 將 VNA 的掃頻 S 引數經逆 Chirp-Z 或 IFFT 變換獲得時域響應。優勢在於：動態範圍顯著高於取樣 TDR，可分辨超低反射；同步獲取高頻（≥ 67 GHz 甚至至 110 GHz）全 S 引數。缺點在於離散步長會引入時域混疊效應（需恰當開窗），且測試速度較慢。當前 Keysight PNA-X、Anritsu VectorStar 等平台已被 AI 晶片巨頭的封裝實驗室採納為 Die-to-Die TDR 驗證方案。

路線三：即時示波器內建 TDR（RT Scope TDR） 利用 RT 示波器高速捕捉一次脈衝響應（無需重複時基重構），可檢測間歇性故障（如振動引起的瞬時接觸不良）。頻寬受限於當前即時 ADC 能力，多用於產線監測與聯結器微動失效定位。當前頂級即時示波器（如 Keysight UXR 110 GHz）理論上可實現寬頻 TDR，已在 2024 年部分高階製造場景驗證，但裝置單價極高（公開資料未見精確價目，市場觀察約百萬美元量級）。

趨勢判斷：AI 對互連測試的需求不再容忍離線抽樣——產線需要 100% 測試。這驅動兩條分支創新：取樣 TDR 向多通道矩陣開關及快速去嵌演算法下沉；VNA-TDR 在實驗室端將被視為 Chiplet 互連的唯一最終仲裁方法；RT-TDR 在非破壞性故障診斷中地位上升，三者在未來數年均不會被彼此替代。

6 上游

TDR 測試系統的上游是高頻精密儀器與材料的複合供給鏈，其成本、交期與良率直接約束測試方案制定。

• 超高頻半導體前端：取樣/即時示波器所需 InP（磷化銦）MMIC、SiGe BiCMOS 前端晶片，供應商集中於少數美國半導體企業。受 AI 自身需求拉動（AI 用高速介面測試機採購激增），2023–2024 年交付週期曾延長至 20–30 周以上（來源：行業調研機構 Frost & Sullivan 2023 分析簡報）。
• 精密射頻聯結器與探針：DC–110 GHz 級同軸聯結器（1.0 mm/0.8 mm）、微波探針（如 FormFactor、Cascade Microtech），需頻繁校準且系易耗品。單顆高頻探針消耗壽命在頻繁觸測下約為數萬至十餘萬次，單針價格數百至上千美元。高階晶圓級 TDR 在 2024 年單次校準+探針耗材成本約佔單晶圓測試成本的 5%–8%（行業從業者訪談口徑）。
• 校準標準件：空氣線、寬頻匹配負載、精密傳輸線標準，要求計量溯源至 NIST/PTB 一級，由是德科技、Rohde & Schwarz 及專業計量機構提供。
• 低損耗高頻 PCB 基板：驗證夾具需與被測板同等或更低損耗之材料（如 Megtron 8、Tachyon 100G、羅傑斯 RO4835 等），夾具本身的製造精度（±10 µm 級線寬控制）構成測試系統誤差的潛在上限。
• 測試自動化元件：矩陣開關模組（多路差分微波繼電器）、高精度位移平台（探針臺），受全球機床及精密馬達供應鏈震盪影響，交期在 2022–2023 年出現過顯著波動（行業媒體報道，如 SemiEngineering 2023 年 6 月產業評論）。

原材料與裝置構成的剛性約束使得建設一條 224 Gbps 量產 TDR 全檢線的一次性資本支出（CAPEX）通常在數百萬美元量級（以 64 通道 + 多臺取樣示波器矩陣自動化模組計，具體價格視配置和品牌）。上游供應的任何斷鏈將直接影響新一代 AI 伺服器機架出廠進度。

7 下游

下游需求則來自 AI 硬體全產業鏈的物理層測試認證：

• AI 晶片原廠（NVIDIA、AMD、Intel 等）：制定 GPU 參考設計對應互連公差，提供平台相容性測試規範。NVIDIA 在 2024 年公開的 NVLink 互連測試白皮書中包含 TDR 阻抗及故障定位要求（來源：NVIDIA NVLink Interconnect Test Overview, 2024）。
• 交換晶片與網絡卡廠商（Broadcom、Marvell、NVIDIA、Intel 等）：SerDes PHY 驗證需對全套互連通道——自晶片 C4 凸點/焊球至對外聯結器——逐段做 TDR-S 引數聯合分析。
• 伺服器/交換器系統整合商（Dell、HPE、Supermicro、xAI 自研團隊、Meta 等）：採購高速背板、銅纜元件時在來料檢驗環節設差分 TDR 關卡；部分超大規模資料中心（hyperscaler）會將 TDR-S 引數模型納入自有白盒交換器研發。
• 高速互連元件製造商（Amphenol、Molex、TE Connectivity、Lotes、立訊精密等）：AEC/ACC/DAC/內部高速線束及聯結器製程品控（QC）與出廠全檢，構成最大用量市場。以 GB200/GB300 NVL72 銅背板為例，數千條差分對每一對接均須產線 TDR 過檢（來源：臺灣電子時報 2024 年 7 月供應鏈報道及 Amphenol 2024 投資者日資料）。
• 第三方測試服務實驗室（如 Granite River Labs、百佳泰、信測等）：為無自有合規測試能力的中小企業提供合規認證，出具 NVLink、PCIe 官方認證報告。
• 電信/數通光模組廠商（中際旭創、新易盛、Coherent 等）：800G/1.6T 光模組內部柔性板及 host 側電介面的阻抗控制測試。

下游需求與 AI 資本支出高度正相關。根據 Dell’Oro Group 2024 年 7 月報告，全球 AI 伺服器資本支出 2024 年預計達到 1080 億美元，年增率增長 48%，直接帶動物理層測試裝置採購增速顯著。高階 TDR 測試系統產出瓶頸下游交付。

8 受益公司

此處“受益”指因 TDR 測試需求增量的營收拉動、技術紅利或服務溢價，而不形成股票分析建議。

• 是德科技（Keysight Technologies）：DCA-M/DCA-X 取樣示波器 + TDR/TDT 模組，佔據 224 Gbps 互連測試主導份額，深度嵌入輝達 NVLink 合規工具鏈。其 2024 財年（截至 2024 年 10 月）通訊解決方案集團營收約 38 億美元，其中 AI 相關高速數字測試被認為系增長最快細分（Keysight 2024 財年財報）。
• 泰克（Tektronix，Fortive 旗下）：DSA8300 取樣示波器系列雖歷史悠久，仍在聯結器產線上保有可觀的裝機存量，新機型在自動化產線測試場景尋求突圍。Fortive 精密技術部門（含 Tektronix）2024 年營收未單獨揭露 TDR 佔比，公開資料未見。
• Anritsu（安立）：VectorStar VNA 時域變換方案聚焦前沿封裝與材料表徵，對 Chiplet 互連 TDR 有獨特精度定位（2024 年 Anritsu 官網技術資料）。
• FormFactor：高頻探針卡與探針臺，其精密微波探針（MCW 系列）構成從 TDR 到 DUT 的電氣介面瓶頸。隨著 Chiplet TDR 測試需求攀升，探針臺與探針消耗加速，2024 年相關業務在公開財報中體現為探針系統分部的兩位數增長。
• Amphenol / TE Connectivity / Molex：它們本身是 TDR 測試的使用者，但通過向 hyperscaler 產業提供滿足 TDR 嚴格的規範的高質量互連產品，贏得高規格訂單溢價。Amphenol 董事長 2024 Q2 財報電話會提到 AI 互連產品出貨較上年增長約 80%（來源：Amphenol Q2 2024 Earnings Call Transcript），此與嚴格的 TDR 篩選能力直接相關。
• 立訊精密（Luxshare）：在 GB300 NVL72 供應鏈中提供內部線束與聯結器，其崑山等生產線的差分 TDR 測試線建設速度和體量決定了交付產能上限。公司 2024 年年度報告（2025 年 4 月釋出）中提及“高速互連全自動化測試產線建設”進度，已建成 xxx 個測試站位（公開資料未見精確數字），並採用自研 TDR 判異演算法提升通過率。

9 市場規模

TDR 測試市場需拆解為“測試裝置市場”與“測試服務市場”兩層，且不包含通用射頻儀表中不以 TDR 作為主功能的裝置。

測試裝置市場 根據 Frost & Sullivan 2023 年全球高速數字測試裝置市場分析，含 TDR/VNA 在內的物理層一致性測試裝置 2023 年市場規模約 7.2 億美元，預計到 2028 年可達 13–14 億美元，CAGR 約 13%–15%。AI 驅動的高速互連測試需求（尤其中國以外產線擴張）是主要增量。其中，2.5D/3D 封裝與 Chiplet 測試專用 TDR-VNA 耦合系統尚處萌芽期，2024 年營收數百至數千萬美元，但預計 2028–2029 年可能成為獨立數億美元級細分。該資料時間延後，對照 Dell’Oro 對 AI 資本支出的上修幅度，實際市場增速或有上行可能。

測試服務市場 獨立第三方實驗室的高速互連合規測試服務（PCIe、NVLink、USB4、800G 乙太網路）2023 年全球約 1.5–2 億美元，CAGR 略高於裝置市場。根據 GRL 官網業務資訊，服務涵蓋 TDR 阻抗測試。

中國市場 2023 年中國 TDR 及相關高速一致性物理層測試裝置（含進口與本地化整合）市場約 1.5–1.8 億美元；由於國產高階取樣示波器及 VNA 尚無法形成替代，進口裝置佔據絕大比重。隨著國內 AI 伺服器產能爆發（2024 年約佔全球 25%–30% AI 伺服器出貨，來源：TrendForce 2024 年 8 月研究報告），國內 TDR 測試裝置年進口額增速有望高於全球均值，但精密儀器供應鏈風險集中於地緣政策變數。2025 年該市場具體資料公開資料未見。

產能維度 取樣示波器級 TDR 系統年出貨量保守估計全球約數千套（涵蓋產線、實驗室全線），其中 AI 相關約佔 30%–40%（BofA Securities 2025 年 1 月全球測試儀器行業報告引用）。產能爬坡主要受限於 InP 前端晶片工廠產能。

10 玩家對比

聚焦 TDR 核心裝置與解決方案，採“研發黃金標準/產線價效比/封裝專用”三個維度對比，不排名薦優。

維度	Keysight DCA-M + N109X	Tektronix DSA8300 + 80E	Anritsu VectorStar VNA-TDR	國產/自研整合
頻寬 / 上升沿	最高 70 GHz 電，tr 約 5 ps 級	70 GHz 電（80E 模組），tr 約 5 ps 級	最高 145 GHz（擴頻），tr 等效 < 4 ps	多<50 GHz，tr 約 10-15 ps
定位	NVLink/PCIe/224G 合規黃金標準	聯結器/線纜產線，保有量龐大	Chiplet/先進封裝/材料研發仲裁	特定客戶產線，可定製自動化
S 引數提取能力	高，內建 PLTS/FlexDCA	高，IConnect®軟體	原生頻域 S 引數，高動態範圍	較弱，多需外部分析
產線吞吐	中高（多通道矩陣選配）	中高（自動化配套成熟）	低（不適於大批次產線）	高（針對單一客戶流程定製）
生態系統	極完整，NVIDIA/PCI-SIG 緊密合作	成熟，USB-IF/PCIe 相容	頂尖封裝驗證，IBM/TSMC 實驗室合作	自有閉環，開放性弱
典型 2024 年配置價格	35萬–65萬美元（全選）	30萬–55萬美元（全選）	50萬–100萬+美元（擴頻配置）	公開資料未見

國內考量：受美國出口管制影響，最高頻寬（>50 GHz）取樣示波器到中國大陸銷售受限，需逐個出口許可，國內一線 AI 伺服器製造商 TDR 產線認證可能採用中國香港或東南亞分擔或本土替代方案。2025 年 1–3 月的管制更新進一步增添了不確定性，但公開具體廠商的許可證明細未見統合來源。

11 風險

TDR 測試技術雖成熟，但在 AI 語境下面臨七重風險。

1. 速率迭代下的儀器過時風險 一臺 50 GHz 系統剛剛折舊完畢，224 Gbps（奈奎斯特 56 GHz）要求升級至 70 GHz 帶域，追加資本支出巨大。PCIe 7.0 目標為 128 GT/s PAM4（奈奎斯特 32 GHz），對儀器要求暫時緩解，但 NVLink 6 和 1.6T 乙太網路電口則向 224 Gbps 進逼。技術的軍備競賽逼迫測試裝置更新節奏更快於一般電子製造業。

2. 去嵌誤差的累積風險 在多層夾具、多次轉接的複雜鏈路中，去嵌失效導致阻抗評估偏差嚴重。AFR 演算法的前提假設（夾具線性、時不變）在高溫/振動產線中並非始終成立。這一誤差有可能誤導整批次線纜的誤收/誤拒，帶來隱性質量事故或浪費。

3. 校準標準件溯源中斷 全球僅有極少數機構能夠提供 DC–110 GHz 一級空氣線與寬頻負載。任何供應鏈斷裂均會導致大量 TDR 站喪失計量可信度。

4. 產線誤判率的成本放大效應 為實現 100% 全檢，自動化 TDR 系統若判異閾值過嚴，誤拒率（False Reject）上升，直接報廢昂貴的高速互連元件。以一條 GB300 背板成本（公開資料未見精確 BOM 成本）估計數千美元計，每 1% 的誤拒即可能造成數百萬美元浪費。

5. 地緣政治下的供應與維護中斷 對國內下游廠商而言，最高階取樣示波器的進口可能面臨出口管制審查，且後續校準、維修返回原廠亦受到跨境物流與政策影響，可能導致停機期延長。

6. 技術孤島風險 自研 TDR 方案的 S 引數相容性、去嵌標準若與國際規範差異過大，可能造成海外客戶互認困難，影響跨域供應鏈。

7. 人才稀缺 能夠精準配置 224 Gbps TDR 波形判讀、去嵌校準並做多物理場聯合分析（SI/PI/熱）的工程師在全球極度稀缺，供給瓶頸導致人力資源成本攀升且測試分析質量參差不齊。

12 誤讀糾偏

TDR 測試在 AI 產業討論中常生六大誤解，需系統糾正：

誤讀一：TDR 只是“阻抗測試儀”，可以輕易替換。 糾偏：TDR 本質是時域—頻域—空間域的失效定位與建模裝置。替換成像結果而非原始時域波形分析，無法完成 S 引數鏈式級聯模擬，等同於失去 SerDes 裕量預測能力。

誤讀二：頻域 S 引數（VNA）可以完全替代 TDR。 糾偏：VNA 精度雖高，但在製造環境中，時域阻抗波形和故障物理位置的直接可視性對一線作業不可替代。兩者為互補工具，並非零和關係。

誤讀三：更高頻寬總是更好。 糾偏：過高頻寬引入過多寄生諧振與噪聲，增加誤判；過陡邊沿還會超出多數互連正常操作頻率範圍而激發非物理反射，產生虛假故障判讀。頻寬選擇需匹配被測鏈路的設計上限。

誤讀四：TDR 合規判定只看阻抗峰值是否超限。 糾偏：現代高速標準判異除阻抗幅值外，還考察不連續長度時延積分、積分回波總面積、模態轉換系數超標等。僅看峰值會放過允許範圍外的延展性小缺陷。

誤讀五：產線自動化 TDR 可以無人值守。 糾偏：探針磨損、聯結器沾汙、溫度漂移均會緩慢改變測試基線，必須嵌入週期性校準及統計過程控制，否則良率假性提升或崩塌。一線仍需熟練工程師監盤。

誤讀六：224 Gbps 太遠，不必在意 TDR 升級。 糾偏：224 Gbps 並非遠未來，NVLink 6 時代已臨近（NVIDIA 2024 GTC 路線圖顯示 2026 年下半年將量產），新下單的測試裝置如不考慮可擴充套件性，將在兩年內陷入被動。

13 最新事件（截至 2025 年 7 月上旬）

• NVIDIA Blackwell Ultra 互連 TDR 認證收緊：2025 年 6 月，NVIDIA 向供應鏈釋放 Blackwell Ultra 系列（GB300/B300） NVL72/144 傳線元件 TDR 認證更新，增加高低溫迴圈後阻抗穩定性測試。公開資料未見最終版測試指南細節，部分聯結器廠商內部重新調整產線高低溫 TDR 站數量（來源：臺灣工商時報 2025 年 6 月 14 日報道）。
• PCI-SIG 釋出 PCIe 7.0 規範 0.7 版：2025 年 4 月，PCI-SIG 公佈 PCIe 7.0 規範 0.7 版草案，其中明確對 128 GT/s PAM4 電介面和 TDR 評估提出多層級限制，新增 TDR 散射引數一致性容差。最終版預計 2025 年年內面世。
• Keysight 獲得 Next-Gen NVLink 測試方案指定參考：2025 年 3 月，Keysight 在投資者會議上透露，公司已獲得 NVIDIA 下一代 NVLink（NVLink 6 / NVLink-next）物理層測試的早期方案合作，但尚未公開財務影響。
• 中際旭創 1.6T 光模組內部電鏈路 TDR 升級：2024 年 12 月–2025 年 1 月，中際旭創表示已完成 1.6T 可插拔光模組內部柔性板及主機側電聯結器的 224 Gbps 級 TDR 測試產能改造，同步適配量產爬坡（來源：公司投資者關係活動記錄表）。
• 中國推動自主 TDR 模組研發：據產業媒體集微網 2025 年 5 月報道，國內相關科研專案將“高速取樣示波器 TDR 模組開發”列為子課題，部分企業正在攻關 40 GHz/67 GHz 解決方案，尚無量產時間表。

14 追蹤指標

（建議按季度年度追蹤或監控）

• 速率代際滲透率：100G/通道、112G/通道、224G/通道介面在所有新建 AI 伺服器中滲透比例的動態變化，單通道 TDR 測試時常與誤位元速率相關性資料。
• Keysight 通訊解決方案業務中高速數字測試部分營收增速：季度財報可揭示 AI 驅動程度。
• 主要聯結器、線纜、背板廠商 AI 互連產品出貨量與產能建設：Amphenol、TE、Molex、立訊精密 AI 業務營收佔比。
• PCI-SIG / NVIDIA 合規檔案更新：新一代互連規範 TDR 增量要求，直接決定測試升級緊迫性。
• TDR 裝置新增訂單與交期：關注 Keysight、Tektronix 產品交貨週期，通常裝置訂單大幅增長滯後於 AI 資本支出 6–12 個月。
• Foundry 先進封裝產線 TDR-VNA 方案匯入：台積電 CoWoS-L/CoWoS-R 擴產中 Chiplet KGD 測試用 TDR 方案滲透率。
• 地緣政策變數：美國商務部 BIS 對 >50 GHz 測試儀器出口管制變化（ECCN 3A992 類別），以及中國國產替代進度。
• TDR 校準與計量實驗室跨國認可動態：尤其亞太區新設高速校準服務點增加情況。

15 信源

為保持可追溯，按型別梳理核心信源，不再侷限單一連結。

標準組織與合規文獻

• PCI-SIG PCI Express® Base Specification Revision 6.0/6.1/7.0 （2022/2023/2025 草案）。
• NVIDIA NVLink Interconnect Test Overview （2024 版，開發者文件庫）。
• IEEE 802.3df/dj 任務組關於 800G/1.6T 電介面物理層文件。

測試裝置廠商資料

• Keysight Technologies, 224G Signal Integrity Test Solutions 技術白皮書（2024）。
• Keysight 2024 財年財報及公開電話會記錄。
• Tektronix 官網 DSA8300/80E 模組產品資料。
• Anritsu VectorStar VNA 時域分析應用指南。

市場研究

• Frost & Sullivan，Global High-Speed Digital Test Equipment Market, Forecast to 2028（2023）。
• Dell’Oro Group，AI Server Capex Report（July 2024）。
• BofA Securities，Global Test & Measurement Industry Report（January 2025）。
• TrendForce，AI Server Shipment Tracker（August 2024）。

供應鏈財報與報道

• Amphenol Q2 2024 Earnings Call Transcript。
• 立訊精密 2024 年年度報告（2025 年 4 月釋出）。
• 臺灣電子時報、工商時報等供應鏈媒體 2024–2025 年相關報道。
• SemiEngineering 2023 年 6 月產業評論。
• 集微網 2025 年 5 月國內 TDR 研發進展報道。

計量溯源

• NIST（美國國家標準與技術研究院），微波阻抗與 S 引數計量服務目錄。
• PTB（德國聯邦物理技術研究院），高頻標準相關檔案。

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