UALink
3 秒看懂
UALink（Ultra Accelerator Link）是面向 AI 和 HPC 加速器的開放標準互連技術，專為**Scale‑Up（縱向擴充套件）**設計，提供高頻寬、低延遲、記憶體語義的通道。它支援每通道 200 G 速率，可將最多 1024 個加速器組成低延遲叢集，有效峰值頻寬可達 93%，並且物理層複用成熟乙太網路規範，使得晶片面積、功耗與總擁有成本大幅降低。該規範由 65 家以上成員組成的聯盟以開放模式推進，直接對標輝達專有的 NVLink。
3 分鐘產業解釋
AI 訓練和推論需要大量加速器（GPU、ASIC 等）緊耦合協同，這就是 Scale‑Up 互連的用武之地。輝達憑藉 NVLink + NVSwitch 建置了封閉但高效的加速器互連生態。UALink 則是由 AMD、Intel、博通、思科、Google、Meta、微軟、阿里巴巴等發起的行業公共標準，目的是提供一套開放的替代方案，打破單廠商鎖定。
其核心思路是：在物理層複用現有的 224 G 乙太網路 SERDES，之上定義低延遲的鏈路層和事務層，以簡單的載入/儲存（load/store）記憶體語義直接訪問遠端加速器記憶體，省去 RDMA 等複雜的軟體協議棧。這使系統無需為佇列對和記憶體註冊付出軟體開銷，實現接近 PCIe 交換器級延遲，同時保留每通道 200 G 的原始頻寬。確定性重傳和基於信用的流控確保網路無丟包，重傳響應時間小於 1 微秒。
聯盟成立時即釋出了 1.0 規範，計劃於 2026 年 4 月推出 2.0 通用規範、200G 資料鏈路/物理層 2.0、可管理性 1.0 和芯粒 1.0 等一系列檔案，引入在網計算（In‑Network Computing）、與未來 UCIe 規範相容設計的芯粒整合、標準管理介面（gNMI/Redfish 等）。這是一種可以快速演進的架構：物理層可獨立更新，不影響其他協議層。產業意義在於，雲端廠商和 OEM 可以混合搭配多家供應商的加速器和交換器，降低對單一路線圖的依賴，並加速 AI 基礎設施的成本最佳化。
15 分鐘專家深入
UALink 並不僅是“一種更快的聯結器”，它重新定義了 AI 叢集的 Scale‑Up 域通訊模型。傳統 PCIe 雖然有低延遲，但頻寬上限和擴充套件數量有限；乙太網路 Scale‑Up 方案（如超乙太網路聯盟 UEC 的載入/儲存擴充套件）雖然用開放生態，但往往要相容標準乙太網路幀和路由，帶來協議棧開銷和延遲抖動。UALink 則走中間路線：物理層借鑑乙太網路，上層協議完全為加速器記憶體語義設計。
由於直接從“讀寫原子操作”出發，資料流不需要在主機端經過 DMA 描述符和複雜的傳輸協議解析，加速器可以像訪問本地 HBM 一樣訪問遠端加速器的記憶體。這也使得通訊粒度可以固定為 64 B 或 640 B 的有效載荷，既保證小的控制訊息的低延遲，又能拼接大數據塊的高頻寬利用。鏈路層重傳（LLR）機制能夠以亞微秒級快速修復偶爾的位元錯誤，而不影響正在進行的事務流。
未來 2.0 規範引入的“網路內計算”允許交換節點在資料流經時執行規約、聚合等操作，大幅降低分散式訓練中的 All‑Reduce 通訊量。這對於 MoE（混合專家）或大型模型張量並行中的通訊模式最佳化尤為關鍵。同時，芯粒規範讓單個加速器 SoC 可以通過 UALink 介面直接接入 Scale‑Up 網路，與未來 UCIe 規範的 Die‑to‑Die 互連設計協同，統一了從片內到機架內的通訊標準。
安全性方面，UALinkSec 模組提供線速加密，確保點對點鏈路的資料保密性和完整性，解決此前高速互連無法兼顧加密與效能的痛點。而可管理性規範通過 Yang 模型、gNMI、Redfish 等 API 實現了帶內/帶外的集中管控，適合超大規模叢集的自動化運維。總體而言，UALink 是一套完整的 Scale‑Up 系統級方案，而不僅僅是物理層或鏈路層的突破。
技術原理（最深，講機制+關鍵引數，可 ASCII 圖但用程式碼塊包）
UALink 協議棧從下到上分為物理層（PHY）、資料鏈路層（DL）、事務層（TL）和協議層，並橫向插入安全模組。
加速器 A 加速器 B
+--------------------+ +--------------------+
| 應用/計算核心 | | 應用/計算核心 |
+--------------------+ +--------------------+
| 協議層 (記憶體語義讀寫) | -- 請求/響應 -- | 協議層 |
+--------------------+ +--------------------+
| 事務層 (地址排序、 | | 事務層 |
| 虛擬通道、快取管理) | | |
+--------------------+ +--------------------+
| 資料鏈路層 (信用流控 | | 資料鏈路層 |
| 鏈路重傳、成幀) | | |
+--------------------+ +--------------------+
| 物理層 (224G 乙太網路 | === 200G 通道 === | 物理層 |
| 802.3dj SerDes) | | |
+--------------------+ +--------------------+
^ UALinkSec 加密/解密 (橫向覆蓋鏈路)
+----------------------------+工作機制：
- 記憶體語義：發起方直接發出遠端地址的讀/寫/原子命令，無需經過主機端軟體棧，也不需要註冊記憶體區域。請求和響應有效載荷固定為 64 B 或 640 B，最大程度減少首部開銷。
- 信用量流控：接收方預先分配緩衝區，並向傳送方發放信用。傳送方只能傳送不超過信用的資料，從根本上避免緩衝區溢位和丟包，實現無損傳輸。
- 鏈路層重傳（LLR）：檢測到 CRC 錯誤或序列號丟失時，僅重傳出錯的資料幀，而非整個報文。重傳超時控制在 1 µs 以內，保證延遲確定性。
- 虛擬通道：多個獨立虛通道可避免死鎖（如請求與響應分離），併為不同流量類別提供隔離。
- 在網計算（2.0）：交換器對途經資料進行歸約、廣播等操作，減少端點間多輪通訊。特別適用於 All‑Reduce 和 All‑to‑All 集合操作。
- 芯粒整合：設計目標與未來 UCIe 規範協同，將 UALink 鏈路層和事務層直接整合到多晶片封裝內的 Die 間互連，實現從 Die‑to‑Die 到 Rack‑to‑Rack 的統一通訊範式。
關鍵引數：
- 每通道速率：200 Gbps（基於 224 G 乙太網路 PHY，扣除編碼開銷）[來源：UALink 200G 1.0 規範新聞稿]
- 有效峰值頻寬效率：93% [來源：UALink 聯盟官方介紹]
- 請求‑響應往返時延：< 1 µs [來源：新思科技 UALinkSec_200 技術文章]
- 線纜長度：≤ 4 m [來源：同上]
- 最大終端節點數：1024 個加速器 [來源：UALink 聯盟 1.0 規範新聞]
- 安全：線速 AES‑GCM 加密（UALinkSec）[來源：新思科技合規 IP 新聞]
技術演進史
- 2024 年 5 月 30 日：AMD、Intel、博通、思科、Google、HPE、Meta、微軟等成立 UALink 聯盟，目標制定開放式 AI 加速器互連標準。
- 2024 年後期：釋出 UALink 200G 1.0 規範，定義基於記憶體語義的 200 G/通道、1024 節點擴充套件能力，物理層複用乙太網路。同期推出通用規範初版。
- 2024 年 8 月左右：博通從理事會降級為貢獻者成員。
- 2025‑2026 年：Apple、阿里巴巴、新思科技等陸續加入，理事會與貢獻者成員超 65 家。
- 2026 年 4 月（計劃）：集中釋出 4 份新一代規範：
- UALink Common 2.0：引入網路內計算，增強分散式訓練/推論效率。
- UALink 200G DL/PL 2.0：將資料鏈路層和物理層規範從通用規範中獨立，支援物理層換代不影響上層。
- UALink Manageability 1.0：定義標準化的集中管理架構，採用 gNMI、Yang、SAI、Redfish 等介面。
- UALink Chiplet 1.0：設計目標與未來 UCIe 規範協同，將 UALink 介面整合進芯粒 SoC，統一封裝內外互連。
- 至此，UALink 完成從單介面到完整系統架構的進化，進入產品落地的快車道。
技術路線對比（量化表）
| 特性 | UALink 200G* | NVLink + NVSwitch (專有) | PCIe 5.0/6.0 (通用) | 乙太網路 Scale‑Up (UEC/ULN) |
|---|---|---|---|---|
| 開放性 | 開放標準，多供應商 | 封閉專有，需輝達授權 | 廣泛開放 | 開放標準，乙太網路生態 |
| 語義模型 | 記憶體語義載入/儲存 | 記憶體語義載入/儲存 | 載入/儲存 DMA | 載入/儲存或 RDMA，部分實現記憶體語義 |
| 單通道速率 | 200 Gbps (每通道) | 100 Gbps (每差分對，H100 NVLink 4.0) | 32 GT/s (PCIe 5.0) | 224 Gbps (基於 802.3dj) |
| 有效頻寬利用率 | 93% (聲稱) [來源：聯盟官方] | 高，但未單獨揭露 | 約 80‑85% (含協議開銷) | 依賴實現，受報文格式影響 |
| 典型延遲 | 與 PCIe 交換器相同延遲 [來源：聯盟] | 極低 (GPU‑to‑GPU 專用) | 約 100‑200 ns 交換器延遲 | 依層級可能數百納秒至微秒級 |
| 最大節點數 | ≤ 1024 | 可達 256 (NVSwitch 全互連) | 層級式，通常少 | 可擴充套件至數千，但 Scale‑Up 域內設計目標數百 |
| 物理層 | 乙太網路 802.3dj PHY 複用 | 定製物理層 | PCIe 物理層 | 標準乙太網路 PHY |
| 安全性 | UALinkSec 線速加密 | 未公開獨立安全層 | IDE (可選) | MACsec/IPsec，有延遲代價 |
| 管理性 | 標準 API (Redfish/gNMI) | 私有的 NCCS 工具 | 標準 PCIe 管理 | 傳統 SNMP/Netconf 等 |
| 芯粒整合 | Chiplet 1.0（目標相容未來 UCIe 規範） | 未知 | UCIe 可選 | 不適用 |
*注：UALink 規格依據 1.0 和 2.0 系列規範，以上量化比較中部分資料直接引用聯盟公開資料，未公開數值作定性描述。
上下游
上游（技術供應）：
- IP 與晶片設計：新思科技（提供 UALink 控制器 IP、224G PHY IP、UALinkSec 安全模組）、AMD（GPU/APU）、Intel（GPU 及 IPU）、AI 晶片初創公司。
- 交換器晶片：博通、思科、Marvell 等開發 UALink 交換晶片，需要支援記憶體語義轉發和在網計算。
- 物理互聯元件：高速背板、線纜（DAC/AEC/光學）、聯結器。限制在 4 m 內，主要依賴銅纜或短距光引擎。
- 測試與驗證：測試測量廠商提供協議分析儀、誤碼儀等。
下游（應用整合）：
- 雲端服務提供商與超大規模資料中心：Google、Meta、微軟、阿里雲端等，直接採購或自研加速器並通過 UALink 組建成 AI 叢集。
- 系統 OEM：HPE、戴爾、聯想等，提供基於 UALink 的標準 AI 伺服器和機架級方案。
- 行業使用者：大型企業自建 AI 算力平台，受益於開放生態下的多源供應和成本下降。
開放標準撬動整個產業鏈從晶片到線纜、再到軟體管理的大規模協作，任何一環的成熟都能加速整體落地。
關鍵指標
- 每通道速率：200 Gbps （基於 224 G SerDes，編碼後可用頻寬 200 G）[來源：1.0 規範]
- 有效吞吐效率：93% （鏈路層以上有效載荷佔比）[來源：聯盟官方]
- 鏈路往返延遲：< 1 µs （請求發出到響應接收）[來源：新思科技]
- 最大規模：1024 個加速器單域 [來源：1.0 規範公告]
- 線纜長度：≤ 4 m [來源：新思科技]
- 安全性：線速 AES‑GCM 加密，滿足機密計算要求 [來源：新思科技 UALinkSec]
- 管理協議：gNMI、Yang、SAI、Redfish [來源：Manageability 1.0 規範]
- 芯粒相容性：設計目標為相容未來 UCIe 規範 [來源：Chiplet 1.0 規範]
- 成員數量：超 65 家，涵蓋晶片、網通、雲端服務、IP 等領域 [來源：聯盟資訊]
供需與市場資料
目前 UALink 仍處於早期市場匯入階段。聯盟未公開出貨量或營收資料，但由成員結構可推測需求側動力強勁：Google、Meta、微軟、阿里雲端等巨頭每年部署數十萬加速器，對降低互連成本、避免單廠商鎖定有迫切需求。供給側，新思科技已推出全套 IP 實現，博通和思科在交換晶片領域具備技術儲備，部分 AI 晶片廠商正將 UALink 介面融入下一代產品路線圖。
據 Astera Labs 等互聯廠商在 OCP 峰會上的對比分析 [來源：參考資料]，Scale‑Up 互連市場總潛在規模隨著萬億引數模型訓練和推論叢集擴大而高速增長，開放性方案有望在 2027‑2028 年獲得相當份額。競爭格局上，NVLink 依然佔據高階 GPU 互連絕對主導，而 UALink 是唯一一個從零開始為記憶體語義最佳化、擁有廣泛行業支援的開放標準。隨著 2.0 規範加入在網計算等高階特性，其效能與功能差距迅速縮小，商用落地預計在未來 12‑24 個月內進入加速期。
代表公司與資本對映
- AMD（納斯達克：AMD）：聯盟創始成員，有望將 UALink 作為下一代 Instinct 加速器互連，無需依賴輝達，有助於其 AI 晶片市佔率提升。
- Intel（納斯達克：INTC）：同樣創始成員，可藉助 UALink 建置 Gaudi 系列和未來 XPU 的規模擴充套件方案，重振資料中心晶片業務。
- 博通（納斯達克：AVGO）：儘管退出理事會，仍是重要貢獻者，其定製 ASIC 與交換晶片業務受益於開放互連生態擴大。
- 思科（納斯達克：CSCO）：交換器與網路解決方案商，在其矽光子和交換產品線中整合 UALink 或提供相關裝置。
- 新思科技（納斯達克：SNPS）：核心 IP 供應商，提供 UALink 控制器、224G PHY 和安全 IP，是早期受益的“賣水人”。
- Astera Labs（納斯達克：ALAB）：智慧互聯平台商，雖同時參與 NVLink Fusion 等多方案，但 UALink 為其在 AI 叢集中的 Smart Cable 模組和交換晶片提供新渠道。
- 私人公司或未上市：AI 晶片初創公司（如 SambaNova、Graphcore 等）可通過 UALink 迅速接入規模化互連，降低自研互聯的門檻；阿里雲端等雲端廠商自研加速器也可能直接整合。
資本市場上，任何能夠削弱輝達“平台鎖定”的標準化進展，都可能帶動上述“反輝達陣營”公司的估值重估，特別是當 UALink 在頭部雲端廠商的下一批叢集中得到規模部署時。
投資邏輯
- 開放標準降低總擁有成本 (TCO)：UALink 複用成熟的乙太網路 PHY 並採用小晶片面積實現鏈路堆疊，晶片製造成本和功耗低於同等頻寬的專有實現。若規模應用，雲端廠商可節省數十億美元的互連資本支出，相關 IP 和交換晶片公司迎來持續訂單。
- 打破輝達壟斷，釋放多元化需求：非輝達 GPU 或自研 AI 晶片若想實現與 NVLink 相近的擴充套件效率，必須採用高效能互連。UALink 是唯一針對記憶體語義最佳化的開放標準，有望成為非輝達加速器的“標配”介面，從而帶動 AMD、Intel 及一眾 AI 晶片公司的份額提升。
- 2.0 規範引入在網計算，追趕甚至超越專用方案：在網計算可將 All‑Reduce 等通訊時間降低 30‑50%，這對超大型模型訓練至關重要。如果 UALink 2.0 能提供與 NVLink 等效甚至更優的網路內歸約能力，且保持開放性，將極大改變超級計算和 AI 叢集的市場格局。
- 芯粒生態的統一：Chiplet 1.0 與未來 UCIe 規範協同設計，意味著加速器提供商可以像搭積木一樣，將計算 Die 通過 UALink 互連，建置超大規模整合（ULSI）級別產品。這降低了高階 AI 晶片的設計門檻，利好 IP 授權和先進封裝產業鏈。
- 風險提示：規範仍需大規模量產驗證；輝達可能會加速 NVLink 迭代或通過授權方式變相開放；博通的退出引發對聯盟穩定性的疑慮；乙太網路 Scale‑Up 方案（如 UEC）可能以更廣泛的相容性分流部分需求。
常見誤讀糾偏
-
誤讀：UALink 是物理層創新，使用了全新的高速序列技術。 糾正：UALink 物理層完全複用乙太網路 802.3dj 標準的 224 G SerDes。它的創新是在鏈路層、事務層和協議層引入記憶體語義、信用流控和確定性重傳，並非物理層另起爐灶。這也意味著它能夠快速享受乙太網路成熟生態的 PHY 供應與成本曲線。[來源：新思科技文章]
-
誤讀：UALink 只能用於 GPU 互連。 糾正：規範未限定加速器型別，任何進行 AI 計算的晶片（GPU、FPGA、專用 ASIC、NPU 等）只要實現 UALink 介面，均可接入。其記憶體語義模型是通用的，甚至在芯粒模式下，可用於異構計算 Die 間的片內互連。[來源：Chiplet 1.0 規範]
-
誤讀：UALink 延遲顯著優於 NVLink。 糾正：聯盟官方宣告延遲“與 PCIe 交換器相同”，並未聲稱全面優於 NVLink。NVLink 是深度繫結的超低延遲方案，UALink 在開放的前提下做到了業界領先，但直接比較需待實際產品矽驗證。目前公開資料僅指出往返時延 < 1 µs，屬於極低水平。
學習路徑
- 閱讀官方規範：訪問 UALink Consortium 官網 下載最新規範（Common 2.0、DL/PL 2.0 等），從協議棧細節入手理解幀格式和流程。
- 理解 Scale‑Up vs Scale‑Out：先理清 AI 叢集中 Scale‑Up（高頻寬域內多加速器互連）與 Scale‑Out（乙太網路/IB 跨節點）的區別，進而理解 UALink 的設計出發點。
- 對比分析：閱讀 OCP 峰會材料或 Astera Labs 釋出的對比文件（如“What Matter in Scale‑up Fabrics?”），比較 UALink、NVLink、PCIe、乙太網路 Scale‑Up 在各維度的折衷。
- 實踐模擬：若有 FPGA 或模擬平台，可藉助開源實現（待社群提供）或廠商 IP 評估套件，搭建極小規模 UALink 互聯，測量延遲和頻寬。
- 追蹤產業動態：關注聯盟新成員、晶片產品路線圖、雲端廠商公開招標或白皮書，判斷技術成熟度曲線。
一句話總結
UALink 是承載“後摩爾時代”AI 算力擴充套件夢想的開放 Scale‑Up 互連線口——它用記憶體語義、乙太網路物理層和快速演進的規範體系，試圖為行業提供一條擺脫封閉鎖定的高速通道。
延伸閱讀與來源
- UALink 聯盟釋出 4 項新一代加速器互連技術規範 (IT之家 2026-04-08) – 介紹 Common 2.0、200G DL/PL 2.0、Manageability 1.0、Chiplet 1.0。
- UALink 聯盟釋出 Ultra Accelerator Link 200G 1.0 規範 (黃大年茶思屋 2025-04) – 1.0 基礎引數及產業定位。
- UALink 與 SUE (Scale‑Up 乙太網路) 的進一步對比 (今日頭條 Astera Labs 演講節選) – 量化對比表與分析。
- UALinkSec 合規 IP 為 AI 叢集的 UALink 鏈路建置安全防護 (電子產品世界 2026-03) – 協議棧細節、延遲、加密技術。
- UALink，能否一戰？(騰訊新聞 2025-12) – 產業背景及聯盟動態。
- UALink 2.0 等規範釋出：定義在網計算、Chiplet、管理性和 200G 效能 (今日頭條 2026-04) – 2.0 新特性彙總。