VLP 銅箔（Very Low Profile Copper Foil）
3 秒看懂
一句話定義：VLP 銅箔是一種表面粗糙度極低的電解銅箔，核心賣點是降低高頻訊號傳輸時的導體損耗（conductor loss），是高速 PCB 板材的關鍵基礎材料。
一句話意義：AI 伺服器、800G/1.6T 光模組、5G 基站等場景對訊號完整性要求驟升，VLP/HVLP 銅箔正從”可選項”變成”必選項”。
一句話研究視角：高階銅箔的產能集中度高、擴產週期長，需求側 AI 算力基建持續拉動，供需錯配視窗期是核心觀察點。
3 分鐘產業解釋
為什麼銅箔的”平滑度”突然變重要？
在 PCB（印製電路板）中，銅箔是覆在絕緣介質層上形成導電線路的金屬薄層。過去標準銅箔的表面粗糙度夠用，因為訊號頻率不高，集膚效應（skin effect）帶來的額外損耗可忽略。
但當訊號頻率進入 幾十 GHz 量級（對應 112G SerDes、PCIe Gen5/Gen6、800G/1.6T 乙太網路等），電流越來越集中在銅導體表面極薄的”皮膚層”內流動。此時銅箔與介質層接觸面的微觀凹凸（即表面粗糙度 Rz）會顯著增加等效電阻，造成 導體損耗（conductor loss）上升，直接限制訊號傳輸距離和誤位元速率。
VLP 銅箔的核心價值：通過降低銅箔表面粗糙度，減小高頻訊號在導體中的傳播損耗，從而在不改變 PCB 層數和板材的前提下，提升高速鏈路的訊號完整性。
粗糙度分級（行業通用認知，未逐一檢索驗證）
銅箔行業按處理面粗糙度（通常以 Rz 表徵）有一套大致的分級體系：
| 等級 | 簡稱 | Rz 大致範圍（μm） | 典型應用 |
|---|---|---|---|
| 標準銅箔 | STD | ~6–10 | 普通消費電子、低速板 |
| 低輪廓銅箔 | LP | ~4–5 | 一般伺服器、網路裝置 |
| 超低輪廓銅箔 | VLP | ~2–3 | 高速伺服器、5G 基站 |
| 極低輪廓銅箔 | HVLP | ≤1.5 | 800G/1.6T 光模組、AI 訓練板卡 |
注意：上表數值為行業通用認知的近似區間，不同廠商、不同測試標準（如 SE-Ten-point vs. Rmax）下數值可能有差異，具體產品規格需參考供應商 datasheet。
在 AI 產業鏈中的位置
[銅礦/銅冶煉] → [銅箔製造（VLP/HVLP）] → [CCL 覆銅板] → [PCB 製造] → [AI 伺服器/交換器組裝]VLP 銅箔處於產業鏈 上游偏上游 的位置，是 PCB 材料成本結構中銅材料的核心組成部分。其技術壁壘主要體現在 電解工藝控制（晶粒取向、表面處理配方）和 一致性量產能力。
15 分鐘專家深入
1. 訊號損耗的物理根源
高速數字訊號在 PCB 走線中傳播時，總損耗（insertion loss）主要由兩部分構成：
- 介質損耗（dielectric loss）：取決於基材的介質損耗角正切（Df / tan δ）
- 導體損耗（conductor loss）：取決於銅箔的電阻率、表面粗糙度和頻率
在頻率較低時，導體損耗佔比相對有限；但當頻率進入 數十 GHz 區間，由於集膚深度（skin depth）與銅箔表面粗糙度的尺度相當甚至更小，電流被迫”爬過”微觀山丘，等效路徑加長，導體損耗急劇上升。
集膚深度的經驗關係：δ ∝ 1/√f（f 為頻率）。當 δ ≈ Rz 時，粗糙度效應開始顯著；當 δ < Rz 時，粗糙度成為導體損耗的主導因素。
這就是為什麼 頻率越高，對銅箔粗糙度的要求越苛刻。
2. 銅箔製造工藝概要
電解銅箔的基本流程：
[硫酸銅電解液] → [陰極輥旋轉電解沉積] → [剝離銅箔] → [粗化處理（若有）] → [耐熱處理/防氧化處理] → [裁切/卷繞]VLP 的工藝難點：
- 電解條件精密控制：電流密度、電解液溫度與新增劑配方需要精確配合，以獲得晶粒細小且取向一致的沉積層
- 後處理最小化：標準銅箔常通過”粗化處理”（nodule treatment）來增強與基材的結合力；VLP 銅箔需要在 低粗糙度 和 足夠剝離強度（peel strength） 之間取得平衡——這是核心 trade-off
- 超薄化趨勢：高速板常用的銅箔厚度從 12μm（½ oz）向 5μm、3μm 演進，超薄 VLP 的機械強度控制更加困難
3. 與 CCL/PCB 材料體系的協同
VLP 銅箔不會單獨使用，而是與 低損耗覆銅板（CCL） 配套。終端效果取決於 銅箔粗糙度 + 介質材料 Df 的組合。典型低損耗 CCL 體系如：
- 碳氫化合物（Hydrocarbon）體系：如 Panasonic Megtron6/7、生益科技 Synamic 系列
- PTFE（聚四氟乙烯）體系：極低 Df，常用於毫米波
具體 CCL 型號與 VLP 銅箔的配對方案因廠商而異，此處僅列類別，不作精確配對聲稱。
技術原理
高頻訊號與集膚效應的相互作用
在高頻下，導體內部電流密度分佈不再均勻，而是集中於表面附近。集膚深度的近似公式：
δ = √(ρ / (π·f·μ))
其中：
δ = 集膚深度
ρ = 導體電阻率（銅約 1.68×10⁻⁸ Ω·m）
f = 訊號頻率
μ = 導體磁導率（銅 ≈ μ₀ = 4π×10⁻⁷ H/m）數量級估算：
- 1 GHz → δ ≈ 2.1 μm
- 10 GHz → δ ≈ 0.66 μm
- 28 GHz → δ ≈ 0.40 μm
- 56 GHz → δ ≈ 0.28 μm
當銅箔 Rz > δ 時，Hammerstad-Jensen 模型等將表面粗糙度對損耗的修正因子近似為：
修正因子 Kr ≈ 1 + (2/π)·arctan(1.4·(Rz/δ)²)這意味著：
- Rz/δ = 1 時，損耗大約增加 ~60%
- Rz/δ = 2 時，損耗增加 ~100% 以上
以上公式為學術文獻中常用的 Hammerstad-Jensen 模型簡化形式，具體適用性取決於粗糙度形貌特徵。此處僅用於定性說明粗糙度與損耗的關係量級。
ASCII 圖示：標準銅箔 vs VLP 銅箔的訊號傳導差異
標準銅箔 (Rz 大):
══════════════════════════════════════ ← PCB 介質層
╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲╱╲ ← 粗糙銅箔表面
電流被迫"爬坡" → 等效路徑↑ → 損耗↑
────────────────────────────────────── ← 訊號方向 →
VLP 銅箔 (Rz 小):
══════════════════════════════════════ ← PCB 介質層
~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿~∿ ← 平滑銅箔表面
電流路徑接近理想 → 等效路徑≈ → 損耗↓
────────────────────────────────────── ← 訊號方向 →技術演進史
| 時期 | 背景 | 銅箔技術代際 |
|---|---|---|
| 1990s | 消費電子普及，低速 PCB | STD 銅箔（Rz ~8–10 μm）為主流 |
| 2000s | 伺服器、千兆乙太網路 | LP 銅箔出現，Rz 降至 ~5 μm |
| 2010s | 4G/LTE、10G/25G 乙太網路 | VLP 成為高速板標配，Rz 進入 ~3 μm |
| 2018–2021 | 5G 規模部署、400G 光模組 | HVLP（Rz ≤1.5 μm）量產突破 |
| 2022–至今 | AI 算力爆發、800G/1.6T、112G SerDes | 超低粗糙度（部分廠商稱 HVLP-2/3 代）持續迭代 |
代際命名無統一行業標準，各廠商可能使用不同內部代號。上表為產業趨勢的定性描述。
關鍵轉折點：2022 年起 AI 大型模型訓練對 GPU 叢集互聯頻寬的爆發性需求，推動 800G 光模組和高密度交換器（如搭載 51.2T 交換晶片的平台）快速放量，進而將超低粗糙度銅箔需求推升至新的量級。
技術路線對比
| 維度 | STD | LP | VLP | HVLP |
|---|---|---|---|---|
| Rz（近似） | ~6–10 μm | ~4–5 μm | ~2–3 μm | ≤1.5 μm |
| 導體損耗改善（相對 STD） | 基準 | ~20–30%↓ | ~40–60%↓ | ~60–70%+↓ |
| 與基材剝離強度 | 高 | 較高 | 中等（需最佳化） | 較低（工藝難點） |
| 製造難度 | 低 | 中 | 高 | 很高 |
| 單價（相對 STD） | 基準 | 略高 | 明顯高 | 顯著高 |
| 主要應用場景 | 消費電子、低速板 | 一般伺服器 | 高速伺服器、5G | AI 伺服器、800G+ |
損耗改善幅度為行業定性認知，實際改善量取決於完整疊層設計（含介質材料、線寬/線距等），此處資料無精確來源支撐，僅供趨勢參考。
上下游
上游
- 銅礦/銅冶煉：銅箔的原材料為高純度銅（通常 ≥99.99%）。銅價波動直接影響銅箔成本，但高階銅箔的加工費（即售價減去銅價的部分）才是獲利核心。
- 新增劑與化學品：電解液配方中的有機新增劑（如明膠、硫脲衍生物等）是控制晶粒形態和粗糙度的關鍵。
中游（VLP 銅箔製造）
- 日本廠商：三井金屬礦業（Mitsui Mining & Smelting）、古河電工（Furukawa Electric）、JX 金屬（JX Nippon Mining & Metals）、福田金屬箔粉工業（Fukuda）等，長期主導高階銅箔市場。
- 中國臺灣廠商：長春石化（Chang Chun Petrochemical）、南亞塑膠（Nan Ya Plastics）等，在中高階產品有較強競爭力。
- 韓國廠商：Solus Advanced Materials（原斗山電子材料 Doosan Solus）等。
- 中國大陸廠商：諾德股份（Nuode）、超華科技（Chaohua）、銅冠銅箔（Tongguan）、嘉元科技（Jiayuan）等正在向高階產品追趕。
下游
- CCL/覆銅板：建滔（Kingboard）、生益科技（Shengyi）、聯茂（ITEQ）、臺光（TUC）、松下（Panasonic）、斗山（Doosan）等。
- PCB：鵬鼎控股、東山精密、深南電路、滬電股份、欣興電子、臻鼎科技等。
- 終端：AI 伺服器（NVIDIA DGX/HGX 平台、各類 ODM 機型）、網路交換器（Arista、Cisco 及白牌交換器）、5G 基站、光模組等。
關鍵指標
| 指標 | 含義 | 重要性 |
|---|---|---|
| Rz（十點平均粗糙度） | 表徵銅箔處理面的微觀凹凸程度 | 最核心，直接決定高頻損耗 |
| 剝離強度（Peel Strength） | 銅箔與基材結合力 | 低粗糙度與高剝離強度的 trade-off 是工藝核心難題 |
| 銅箔厚度 | 常見規格如 12μm、5μm、3μm | 超薄化趨勢下，厚度均勻性越來越重要 |
| 抗拉強度/延伸率 | 機械效能指標 | 超薄銅箔對機械強度要求更高 |
| 表面處理層 | 防氧化、耐熱處理層的成分與厚度 | 影響後續 PCB 製程中的蝕刻和焊接可靠性 |
| Dk/Df 匹配性 | 與低損耗介質材料的相容性 | 整體訊號完整性取決於銅箔+介質的系統級表現 |
供需與市場資料
需求側驅動力
- AI 伺服器：單臺高階 AI 伺服器的 PCB 用量遠高於普通伺服器（因 GPU 模組、NVLink/InfiniBand 互聯、電源管理等均需高階 PCB），且幾乎全部使用 VLP 或 HVLP 級銅箔。AI 伺服器出貨量的高速增長是當前最核心的需求拉動因素。
- 800G/1.6T 光模組：對訊號完整性要求極高，推動 PCB 基材全面升級至低粗糙度銅箔 + 低 Df 介質組合。
- 5G 基站/毫米波：高頻段訊號傳輸對銅箔粗糙度敏感。
- PCIe Gen5/Gen6 及 CXL：伺服器內部匯流排升級同樣提升對板材等級的要求。
供給側約束
- 高階 VLP/HVLP 銅箔的產能 高度集中於日本和中國臺灣廠商，中國大陸廠商在超高階產品上仍處於追趕階段。
- 擴產週期較長：從裝置採購到產線除錯、產品認證，通常需要 1.5–2 年以上。
- 原材料端無顯著瓶頸（銅供應充足），瓶頸在工藝 know-how 和裝置精密控制。
市場規模
以下為定性判斷，無精確資料支撐，標註為估算/行業共識：
- 全球電解銅箔市場規模估計在 數百億美元量級（含所有品類），其中高階高速銅箔（VLP/HVLP）佔比正在快速提升，但精確比例無公開可靠資料。
- [未充分揭露]：各品類精確的市場規模、增速預測，因無檢索到可靠行業報告來源，此處不編造具體數字。
代表公司與資本對映
| 公司 | 地區 | 角色 | 上市情況 | 說明 |
|---|---|---|---|---|
| 三井金屬礦業 | 日本 | 高階銅箔龍頭 | TSE: 5706 | 全球高階銅箔市佔率領先，VLP/HVLP 技術積累深厚 |
| 古河電工 | 日本 | 高階銅箔供應商 | TSE: 5801 | 在高頻銅箔領域有長期技術投入 |
| JX 金屬 | 日本 | 高階銅箔供應商 | ENEOS Holdings 子公司 | 銅箔與金屬材料板塊 |
| Solus Advanced Materials | 韓國 | 高階銅箔 | KRX: 336370 | 原斗山電子材料，HVLP 產品受關注 |
| 長春石化 | 中國臺灣 | 中高階銅箔 | 未獨立上市（長春集團旗下） | 臺灣地區主要銅箔供應商之一 |
| 南亞塑膠 | 中國臺灣 | 銅箔+CCL 一體化 | TWSE: 1303 | 臺塑集團旗下，產業鏈垂直整合 |
| 諾德股份 | 中國大陸 | 銅箔 | SHSE: 600110 | 中國大陸銅箔龍頭之一，向高階產品延伸 |
| 超華科技 | 中國大陸 | 銅箔+PCB | SZSE: 002288 | 向上遊銅箔延伸版面配置 |
| 嘉元科技 | 中國大陸 | 電解銅箔 | SHSE: 688388 | 以鋰電銅箔為主，高速銅箔有版面配置 |
| 生益科技 | 中國大陸 | CCL 龍股 | SHSE: 600183 | CCL 端的核心標的，與銅箔廠商緊密協同 |
說明：以上公司資訊為產業常識，市場地位描述為行業普遍認知，非精確市佔率資料。具體市場份額資料 [未充分揭露]。
投資邏輯
核心邏輯
- 需求確定性高：AI 算力基建的 PCB 用量在數量級和單板面積上雙重提升，且幾乎全部需要高階銅箔，形成結構性需求增量。
- 供給端有壁壘：高階銅箔的工藝壁壘（粗糙度控制 + 剝離強度 + 量產一致性）限制了新進入者的快速擴產，供給彈性較低。
- 漲價/提價彈性：高階銅箔在整體 PCB 成本中佔比相對有限（PCB 成本還包括介質材料、製造費等），但對效能影響巨大，下游對價格敏感度相對較低。
- 國產替代敘事：中國大陸廠商在高階高速銅箔領域仍有差距，國產替代空間為中長期邏輯。
風險與不確定性
- 技術替代風險：如 mSAP（改進型半加成法）等新型 PCB 製程對銅箔的要求可能有變；此外，矽光子、共封裝光學（CPO）等長期技術路線可能改變 PCB 材料需求結構。
- 週期性波動：銅箔行業具有一定週期性，產能擴張後可能面臨階段性過剩。
- 認證週期長：進入高階 CCL/PCB 供應鏈需要較長的認證週期，短期業績兌現存在不確定性。
常見誤讀糾偏
誤讀一：“VLP 銅箔就是越光滑越好，粗糙度降到零就完美了”
糾偏：銅箔表面需要一定的粗糙度來保證與介質基材（如玻璃纖維布/樹脂）的 機械錨固效應，從而維持足夠的剝離強度。如果粗糙度過低，銅箔與基材結合力不足，在 PCB 製程（蝕刻、層壓、焊接等）中可能出現分層（delamination）等可靠性問題。因此，VLP/HVLP 的真正工藝挑戰在於 在保持足夠剝離強度的前提下最大限度降低粗糙度，而非一味追求絕對光滑。
誤讀二：“VLP 銅箔只對高頻毫米波有意義，低速訊號不需要”
糾偏：即使是數字訊號（如 112G PAM4 SerDes），其訊號頻率基波和諧波也會延伸至數十 GHz 範圍。現代高速數字鏈路的訊號完整性分析本質上是在微波/射頻頻段工作的。此外，隨著 AI 伺服器中 PCB 走線密度增加、走線長度增長，總累積損耗對每一段走線的單位損耗要求更加嚴格，VLP 銅箔的價值在整個高速數字鏈路中都有體現。
誤讀三：“中國大陸廠商已經能批次供應 HVLP 銅箔，國產替代沒有壁壘”
糾偏：中國大陸廠商在中低階銅箔領域已具備較強競爭力，但在 超高階 HVLP 銅箔（Rz ≤1.5 μm 甚至更低）的批次一致性、長期可靠性驗證以及進入國際頭部 CCL 廠商供應鏈方面，與日本領先廠商仍存在差距。國產替代在推進，但不宜過度簡化為”已經完成”。具體差距程度因產品線而異，此處僅作定性判斷。[無精確對比資料]
學習路徑
- 入門：理解 PCB 訊號完整性基礎概念（插入損耗、回波損耗、串擾），瞭解集膚效應的基本物理。
- 進階：閱讀 CCL 板材技術白皮書（如 Panasonic Megtron 系列、生益科技 Synamic 系列的技術文件），理解銅箔粗糙度與 Df 的協同關係。
- 深入：研究 Hammerstad-Jensen 粗糙度損耗修正模型及其侷限性，瞭解 Huray 模型等更精細的替代方案。
- 產業視角：追蹤 PCB 行業展會（如 IPC APEX EXPO、TPCA Show）、CCL/銅箔廠商技術路線圖釋出、以及 AI 伺服器拆解分析報告。
- 持續追蹤：關注日本銅箔廠商的季報/技術釋出會、臺灣 CCL 廠商的法說會、以及中國大陸銅箔企業的高階產品認證進展。
一句話總結
VLP 銅箔是以”表面平滑度”換取”高頻低損耗”的關鍵 PCB 基礎材料，在 AI 算力驅動的高速互聯浪潮中，正從幕後走向舞臺中央。
延伸閱讀與來源
⚠️ 說明：本頁撰寫時的聯網檢索全部返回 403 錯誤，因此所有技術規格和資料均未引用具體檢索來源。以下為推薦的參考方向（非本頁直接引用）：
- 學術文獻：搜尋關鍵詞 “copper foil surface roughness conductor loss”、“Hammerstad-Jensen roughness model”、“HVLP copper foil high frequency”，可在 IEEE Xplore、Google Scholar 找到相關論文。
- 行業報告：關注 Prismark、NT Information、CPCA（中國印製電路行業協會）等機構釋出的 PCB 及材料市場報告。
- 廠商技術資料：三井金屬、古河電工等廠商的銅箔產品技術規格書（可從官網獲取部分資訊）。
- 券商研究報告：A 股/港股 PCB 材料產業鏈相關深度報告（如生益科技、諾德股份、嘉元科技的研究報告），常包含對銅箔技術路線和市場格局的分析。
- 行業論壇/會議：CPCA 年會、IPC 技術論壇、DesignCon（高速訊號完整性領域頂級會議）的 paper 和 tutorial。
本頁所有技術規格和市場資料均保守處理：有據則引，無據則定性表述或標註 [未充分揭露]。任何讀者引用本頁資料進行投資決策前，建議交叉驗證關鍵資料來源。