xGMI（AMD Global Memory Interconnect）

3 秒看懂

xGMI 是 AMD 晶片間的”高速匯流排”——讓同一封裝內的 CPU 芯粒、GPU 芯粒、I/O 芯粒能像”同一顆晶片”一樣互相訪問記憶體並保持快取一致性。它是 AMD 多芯粒（chiplet）架構能成立的物理命脈。

3 分鐘產業解釋

為什麼 xGMI 存在？

AMD 從 Zen 2（2019）起全面轉向 chiplet 架構：不再追求一整片巨大的單片晶片，而是把 CPU 核心、I/O 控制器、GPU 計算單元分別做成小芯粒（chiplet），再封裝在一起。芯粒之間必須有極低延遲、高頻寬、快取一致的通訊通道——這就是 xGMI 的核心角色。

xGMI 在哪裡出現？

產品線	xGMI 連線的物件	作用
EPYC（霄龍）伺服器 CPU	CCD（Core Complex Die）↔ IOD（I/O Die）	核心芯粒訪問記憶體控制器、PCIe 的通道
EPYC 雙路（2P）	Socket 0 ↔ Socket 1	兩個 CPU 跨插座的快取一致性互聯
Instinct MI250X	GCD 0 ↔ GCD 1（同一 OAM 封裝內）	兩顆 GPU 芯粒間的高速通訊
Instinct MI300A/X	CPU/GPU 芯粒 ↔ I/O Die 之間	異構/同構芯粒的統一記憶體一致性域
Instinct 多卡互聯	加速器 ↔ 加速器（跨 OAM 封裝）	節點內多 GPU 的可擴充套件互聯

產業意義

成本端：chiplet 讓 AMD 能用更成熟、更便宜的製程製造 I/O 芯粒（IOD），只把核心計算芯粒放到最先進製程，大幅降低成本。
競爭端：xGMI 使 AMD 在 AI 訓練叢集中能實現類似 NVIDIA NVLink 的 GPU 間高速互聯，是 MI300X 追趕 H100/H200 的關鍵基礎設施之一。
生態端：xGMI 協議的演進方向與 UALink（Ultra Accelerator Link）開放標準有技術延續關係，AMD 是 UALink 聯盟的核心發起者之一。

15 分鐘專家深入

核心定位：Infinity Fabric 體系中的 chip-to-chip 層

AMD 的片上互聯整體品牌是 Infinity Fabric，它包含多個層次：

┌─────────────────────────────────────────────┐
│             Infinity Fabric 體系             │
├──────────────┬──────────────────────────────┤
│  片上 NoC    │  芯粒內部的網路（on-die mesh） │
│  （IF on-die）│  頻率高、延遲極低              │
├──────────────┼──────────────────────────────┤
│  xGMI        │  芯粒↔芯粒 / 封裝↔封裝 的     │
│  （IF off-die）│  高速 SerDes 序列鏈路          │
├──────────────┼──────────────────────────────┤
│  IF 外部鏈路  │  跨節點（如 EPYC 2P 路徑、    │
│              │  GPU rack 互聯）使用的 xGMI    │
│              │  協議的外部物理層變體           │
└──────────────┴──────────────────────────────┘

xGMI 嚴格意義上是 Infinity Fabric 的片外（off-die）物理層與協議層實現，基於高速 SerDes（序列器/解串器），將片上 NoC 的並行事務序列化為高速序列訊號，在芯粒間或封裝間傳輸。

快取一致性是靈魂

xGMI 與普通的 PCIe 互聯的根本區別在於 硬體級快取一致性（cache coherency）：

連線在 xGMI 鏈路兩端的芯粒/晶片共享同一個一致性域（coherency domain）
採用 MOESI/MESI 類一致性協議（AMD 公開文件中稱為 “coherent protocol over xGMI”）
這意味著：GPU 芯粒可以直接讀取 CPU 芯粒快取中的資料，反之亦然，無需軟體顯式搬移
對 統一記憶體架構（UMA/HMM） 至關重要——是 MI300A APU “CPU+GPU 共享 128 GB HBM3” 的硬體基礎

鏈路物理特性（定性描述）

由於本次檢索未獲得可引用的精確規格資料，以下為基於公開技術演講與產品架構的定性描述：

屬性	描述
物理層	高速差分 SerDes 鏈路（與 PCIe 類似的 PAM/NRZ 編碼）
鏈路寬度	每條 xGMI 鏈路由多條 lane 組成（典型為 x16 量級 [待驗證]）
每 lane 速率	隨代際演進提升，各代 EPYC / Instinct 速率不同 [具體 Gbps 未充分揭露]
協議	事務層基於 Infinity Fabric 協議（請求/響應/廣播），支援原子操作、快取行傳輸等
拓撲	芯粒內採用點對點（P2P）全連線或 mesh；跨節點支援 2P 直連或 switch 拓撲
延遲	芯粒間（同一封裝）：數十納秒量級 [行業估算]；跨插座：百納秒量級 [行業估算]
快取一致性	硬體全一致性，支援 snoop/filter 目錄

xGMI 在 MI300 系列中的角色

MI300 系列是 AMD 最複雜的 xGMI 應用場景：

MI300A（APU，CPU+GPU 混合）：

        ┌─────────┐  ┌─────────┐  ┌─────────┐  ┌─────────┐
        │ Zen4 CCD│  │ Zen4 CCD│  │ CDNA3 XCD│  │ CDNA3 XCD│ ...
        │ (CPU)   │  │ (CPU)   │  │ (GPU)    │  │ (GPU)    │
        └────┬────┘  └────┬────┘  └────┬─────┘  └────┬─────┘
             │            │            │              │
             ▼            ▼            ▼              ▼
        ┌──────────────────────────────────────────────────┐
        │          I/O Die (IOD) — 由 xGMI 互連            │
        │     統一一致性域 · 記憶體控制器 · HBM PHY          │
        └──────────────────────────────────────────────────┘
                           │
                     ┌─────┴─────┐
                     │  128 GB   │
                     │   HBM3    │
                     └───────────┘

CPU 芯粒與 GPU 芯粒均通過 xGMI 鏈路連線至中央 I/O Die
I/O Die 內部有 Infinity Fabric 的片上路由網路（crossbar / mesh）
所有芯粒共享同一一致性域 → CPU 與 GPU 可直接通過指標傳遞共享資料，無需 DMA 複製
這是 MI300A 區別於 Intel Ponte Vecchio（GPU 內部有類似機制但生態不同）的關鍵架構特徵

MI300X（純 GPU）：

8 個 CDNA 3 XCD（GPU 芯粒）通過 xGMI 與 I/O Die 互連
I/O Die 也連線 HBM3 記憶體控制器（總容量 192 GB [廠商釋出會]）
芯粒間的 GPU 記憶體訪問由 xGMI + I/O Die 路由完成
與 NVIDIA H100 單片 GPU 的對比：MI300X 的芯粒間訪問頻寬和延遲受 xGMI + I/O Die 拓撲約束，這是其可擴充套件性的代價

跨節點/跨封裝的 xGMI

在多加速器場景中，AMD 使用 xGMI 協議的外部鏈路變體進行跨封裝連線：

MI250X：單個 OAM 封裝內兩顆 GCD 通過 xGMI 互連；對外提供 Infinity Fabric Link 連線其他 OAM
MI300X：對外同樣提供 Infinity Fabric Link 介面，用於節點內多卡互聯
這些外部鏈路的頻寬與 NVIDIA NVLink/NVSwitch 的對比是市場關注焦點（詳見”技術路線對比”章節）

技術原理

物理層：高速 SerDes

xGMI 的物理層是定製化的 SerDes（Serializer/Deserializer） IP，與 PCIe PHY 屬於同一技術族但獨立設計：

傳送端                                    接收端
┌────────────┐    差分高速序列鏈路     ┌────────────┐
│ 並行資料    │                        │ 序列訊號    │
│ (來自 NoC)  │   ┌──────────────┐    │            │
│             │──►│  Serializer  │──► │ Deserializer│──► 並行資料
│  例: 256bit │   │  (序列化)     │    │ (解串)     │    (送入 NoC)
│  內部匯流排   │   └──────────────┘    │            │
└────────────┘      高速差分對         └──────────────┘
                  (lane 0+, lane 0-)
                  (lane 1+, lane 1-)
                  ...
                  (lane N+, lane N-)

每條 xGMI “鏈路”由 N 條差分 lane 組成（N 為鏈路寬度）
每條 lane 的單向速率隨製程和 SerDes IP 代際提升
編碼方式可能包括 NRZ 或 PAM（取決於代際）[具體編碼方案未充分揭露]

事務層：Infinity Fabric 協議

xGMI 之上的事務層遵循 Infinity Fabric 協議棧：

┌───────────────────────────────────┐
│         應用層 / 請求者            │
│   (CPU 核心、GPU CU、DMA 引擎)     │
├───────────────────────────────────┤
│       事務層 (Transaction Layer)   │
│  · 讀/寫請求與響應                 │
│  · 原子操作 (CAS, swap, etc.)     │
│  · 廣播/snoop 請求                 │
│  · 流控 (credit-based)            │
├───────────────────────────────────┤
│       路由層 (Network Layer)       │
│  · 源路由 / 目的路由               │
│  · 擁塞管理                       │
├───────────────────────────────────┤
│       資料鏈路層                   │
│  · CRC 校驗                       │
│  · ACK/NACK 重傳                  │
├───────────────────────────────────┤
│       物理層 (xGMI SerDes)         │
│  · 高速差分訊號                    │
│  · 時鐘恢復 / 均衡                 │
└───────────────────────────────────┘

快取一致性機制

xGMI 實現的硬體快取一致性是其最核心的差異化能力：

Snoop 協議：當一個芯粒請求某快取行時，xGMI 會向一致性域中的其他芯粒傳送 snoop 請求，檢查是否持有髒資料
目錄過濾（Directory Filter）：為減少 snoop 廣播的開銷，IOD 內維護一個目錄（directory），記錄各快取行的共享狀態，只向持有該行的芯粒傳送 snoop
MOESI 狀態機：快取行狀態在 Modified / Owned / Exclusive / Shared / Invalid 之間轉換，支援跨芯粒的”髒資料轉發”（不用先寫回記憶體再讀取）
原子操作支援：xGMI 支援跨一致性域的原子讀-修改-寫操作，對多執行緒程式設計模型至關重要

與片上 NoC 的關係

┌──────────┐         xGMI 鏈路         ┌──────────┐
│  CCD #0  │  ◄══════════════════════► │   IOD    │
│          │     (SerDes + 一致性協議)  │          │
│ ┌──────┐ │                            │ ┌──────┐ │
│ │ L2   │ │                            │ │ 路由  │ │
│ │ Cache│ │                            │ │ Cross-│ │
│ └──┬───┘ │                            │ │ bar   │ │
│    │     │                            │ └──┬───┘ │
│ ┌──┴───┐ │                            │    │     │
│ │NoC   │ │   ← 片上網路（非 xGMI）    │ ┌──┴───┐ │
│ │Mesh  │ │                            │ │NoC   │ │
│ └──┬───┘ │                            │ └──┬───┘ │
│ ┌──┴───┐ │                            │ ┌──┴───┐ │
│ │Core 0│ │                            │ │Mem   │ │
│ │Core 1│ │                            │ │Ctrl  │ │
│ │ ...  │ │                            │ │PCIe  │ │
│ └──────┘ │                            │ │ ...  │ │
└──────────┘                            └──────────┘

片上 NoC 與 xGMI 之間有橋接邏輯，負責協議轉換和時鐘域跨越
xGMI 鏈路的頻寬和延遲直接決定了 CCD 訪問記憶體的”第二跳”延遲

技術演進史

時期	里程碑	關鍵變化
2017	Zen 1 (EPYC Naples)	首代 Infinity Fabric 出現；通過Infinity Fabric實現4個Zeppelin die互聯，支援雙路互連；尚無獨立IOD與CCD分離
2019	Zen 2 (EPYC Rome)	chiplet 架構成熟；CCD 與 IOD 分離（IOD 用 14nm，CCD 用 7nm）；xGMI 頻寬提升（據行業報告，相比上代有代際增長）
2020	CDNA 1 (MI100)	延續Vega 20架構的Infinity Fabric多GPU互聯技術；xGMI 用於 GPU 間 P2P 通訊
2021	Zen 3 (EPYC Milan) + CDNA 2 (MI200/MI250X)	MI250X 雙 GCD 封裝用 xGMI 連線；xGMI 用於 GPU-to-GPU 外部連結，首次實現節點內多 GPU 可擴充套件互聯
2022	Zen 4 (EPYC Genoa) + CDNA 3 架構公佈	IOD 升級至更先進製程（相比前代）；xGMI 速率/頻寬進一步提升；MI300 系列架構公開
2023	MI300A / MI300X 量產	xGMI 在 MI300 中連線多達 8 個 GPU 芯粒 + 4 個 I/O Die 的複雜拓撲；實現 CPU+GPU 統一一致性域（MI300A）
2023-2024	UALink 聯盟成立	AMD 牽頭成立 Ultra Accelerator Link 聯盟，xGMI 的技術積累向開放標準演進
2024	MI300X 大規模出貨 + MI350 路線圖	xGMI 持續迭代；下一代預計在頻寬和拓撲靈活性上進一步提升 [路線圖細節未充分揭露]
2025+	UALink 1.0 / MI400 系列規劃	xGMI 技術有望融入 UALink 開放標準，實現多廠商加速器互聯

演進趨勢

頻寬：每代 xGMI 鏈路的每 lane 速率和總頻寬持續提升
一致性域擴充套件：從單 socket 一致性 → 雙 socket 一致性 → 單封裝內 CPU+GPU 一致性 → 未來可能擴充套件到跨節點一致性
拓撲靈活性：從簡單的點對點 → mesh → 可切換拓撲

技術路線對比

xGMI vs NVLink vs Intel Xe Link vs UALink

維度	AMD xGMI	NVIDIA NVLink 4/5	Intel Xe Link	UALink 1.0（規劃中）
所屬廠商	AMD 專有	NVIDIA 專有	Intel 專有	開放標準聯盟（AMD 牽頭）
主要應用場景	CPU↔CPU、CPU↔GPU、GPU↔GPU、跨節點	GPU↔GPU（NVSwitch）、跨節點（NVLink Switch）	GPU↔GPU（Ponte Vecchio）	加速器↔加速器
快取一致性	✅ 全硬體一致性	✅ Grace-Hopper 內一致；跨 Hopper 需軟體 [待驗證]	✅ 有限場景	規劃中 [標準未定稿]
統一記憶體	✅ MI300A 內 CPU+GPU 統一記憶體域	✅ Grace-Hopper 統一記憶體	有限	規劃中
節點內互聯頻寬	產品依賴，MI300X 外部鏈路頻寬 [未充分揭露]	NVLink 5: H100 內部 900 GB/s（雙向）[NVIDIA 官方]	[未充分揭露]	目標 ≥ 200 GB/s per port [聯盟宣告]
節點間擴充套件	Infinity Fabric Link 外部介面 + InfiniBand/RoCE	NVLink Switch + InfiniBand	Slingshot	可能基於 Ethernet/IB
生態成熟度	中等，ROCm 軟體棧持續完善	高，CUDA + NCCL 生態	低	早期
開放性	專有（但向 UALink 演進）	專有	專有	開放標準

注意：上表中的具體頻寬數字僅在有明確官方來源時標註；其他資料因本次檢索失敗而採用定性描述。

關鍵區別解讀

xGMI 的最大特色是”CPU+GPU 一致性域”：NVLink 在 Grace-Blackwell 架構中也有類似能力，但 xGMI 在 MI300A 上已經落地量產
NVLink 的絕對頻寬優勢：NVIDIA 在單卡內部 GPU-to-GPU 頻寬上仍然領先（NVLink 5 在 H100 SXM 內部提供極高頻寬），但 AMD 通過更多的 HBM 容量和統一記憶體彌補
UALink 是 AMD 的戰略槓桿：通過推動開放標準，AMD 試圖打破 NVIDIA 的專有互聯生態鎖定

上下游

上游（xGMI 依賴的關鍵供應環節）

環節	關鍵供應商	備註
先進製程晶圓	台積電（TSMC）	CCD/XCD 用先進製程（5nm/4nm 級別），IOD 製程相對較成熟
先進封裝	台積電（CoWoS / SoIC 等）	MI300 系列使用台積電 2.5D/3D 先進封裝，xGMI 鏈路部分需要通過矽中介層（silicon interposer）或混合鍵合
SerDes IP	AMD 自研（部分可能基於 Synopsys/Cadence IP 授權）	xGMI 物理層 SerDes 是定製化設計
HBM 記憶體	SK 海力士（主力）、三星、美光	HBM 通過 I/O Die 上的 PHY 連線，與 xGMI 路由在同一 Die 上
基板/PCB	Ibiden、Shinko 等	高層數 ABF 基板，支援高速訊號完整性

下游（使用 xGMI 的終端產品和場景）

場景	產品示例	xGMI 的角色
AI 訓練	MI300X OAM 模組	芯粒間互聯 + 節點內多卡互聯
AI 推論	MI300X / MI300A	統一記憶體降低推論延遲（大型模型 KV-cache 共享）
HPC 超算	El Capitan（MI300A）	CPU+GPU 一致性域簡化程式設計模型
雲端服務	Azure ND MI300X v5 等	底層硬體互聯
企業伺服器	EPYC Genoa/Turin	CPU 芯粒間互聯、雙路 xGMI

關鍵指標

衡量 xGMI 效能的核心 KPI

指標	含義	重要性
每鏈路單向頻寬	一條 xGMI 鏈路每秒能傳輸的資料量（GB/s）	決定芯粒間資料交換速度
鏈路數量	芯粒間/晶片間有多少條 xGMI 鏈路並行工作	總頻寬 = 單鏈路頻寬 × 鏈路數
單向延遲	請求從發出到首位元組到達的時間（ns）	決定一致性操作的開銷，直接影響記憶體訪問延遲
一致性域規模	同一一致性域中可包含的最大芯粒/晶片數	越大 → 越統一的程式設計模型，但也增加 snoop 開銷
能效	每傳輸 1 bit 資料消耗的能量（pJ/bit）	對總功耗影響顯著（MI300X 功耗 ~750W，互聯功耗是其中一部分）
可擴充套件性	支援的拓撲復雜度和最大連線距離	決定能連線多少加速器

各代 EPYC 的 xGMI 變化（定性）

產品代際	CCD↔IOD xGMI 鏈路特徵	2P xGMI 鏈路特徵
EPYC Naples (Zen 1)	較早期實現，頻寬相對有限	用於雙路互聯
EPYC Rome (Zen 2)	4 CCD → 1 IOD，xGMI 頻寬提升	2P 鏈路數增加
EPYC Milan (Zen 3)	進一步最佳化延遲和頻寬	持續改進
EPYC Genoa (Zen 4)	最多 12 CCD → 1 IOD，xGMI 頻寬進一步提升	2P 支援更多鏈路
EPYC Turin (Zen 5)	[具體 xGMI 規格未充分揭露]	[待官方公佈]

由於本次檢索失敗，上表採用定性描述。精確的每 lane Gbps 和總 GB/s 資料請參考 AMD 官方 EPYC 技術白皮書或 ISSCC/Hot Chips 演講。

供需與市場資料

xGMI 直接影響的市場

xGMI 不是獨立商品，它是 AMD 產品的內部元件。其”市場價值”體現在使用 xGMI 的終端產品市場：

市場	規模參考	資料來源
資料中心 GPU/AI 加速器	2024 年全球約 $100B+ [行業估算]	各廠商財報彙總
伺服器 CPU	2024 年全球約 $30-40B [行業估算]	IDC/Gartner
AMD Instinct 市場份額	2024 年約佔 AI 加速器市場 ~10-15% [行業估算]	財報及分析師報告
AMD EPYC 市場份額	2024 年約佔 x86 伺服器 CPU ~25-34% [AMD 財報]	AMD 季度財報

供需約束

封裝產能：MI300 系列使用台積電先進封裝（CoWoS 級別），xGMI 路由通過矽中介層實現。台積電先進封裝產能是 MI300 出貨量的主要瓶頸之一
HBM 供應：HBM3 供應緊張（SK 海力士產能優先分配給大客戶），間接影響 MI300 出貨節奏
良率：複雜多芯粒封裝的良率比單片晶片低，xGMI 鏈路的訊號完整性需要嚴格的測試篩選

代表公司與資本對映

核心標的

公司	與 xGMI 的關係	上市資訊
AMD	xGMI 技術的所有者和主要受益者；MI300X/A、EPYC 均依賴 xGMI	NASDAQ: AMD
台積電 (TSMC)	為 MI300 提供先進製程和先進封裝（CoWoS / 3D Fabric），xGMI 物理層依賴台積電工藝	NYSE: TSM
SK 海力士	HBM3 主力供應商，HBM PHY 與 xGMI 共處 I/O Die	KRX: 000660
Synopsys / Cadence	可能提供 SerDes IP 授權或 EDA 工具（AMD SerDes 具體 IP 來源 [未充分揭露]）	SNPS / CDNS

間接受益

公司	角色
Ibiden / Shinko	ABF 基板供應商，多芯粒封裝需要更多高階基板產能
Astera Labs	CXL/PCIe 重定時器，可能參與 AMD 平台的高速互聯生態
Broadcom / Marvell	UALink 聯盟成員，可能基於 xGMI 技術衍生出第三方交換晶片

投資邏輯

看多 xGMI 生態的理由

AI 訓練對互聯頻寬的需求是指數級的：單卡算力增長再快，如果芯粒間/卡間頻寬不夠，叢集擴充套件效率就會暴跌。xGMI 是 AMD AI 加速器可擴充套件性的命脈，持續迭代意味著持續投入和價值增長。
統一記憶體是差異化殺手鐧：MI300A 的 CPU+GPU 統一一致性域在特定 HPC 和推論場景下程式設計模型更簡單、資料搬移開銷更小。這是 xGMI 獨有的能力。
UALink 是打破 NVIDIA 壟斷的槓桿：如果 UALink 成功標準化，AMD 的 xGMI 技術積累可以轉化為標準制定的影響力，潛在開啟第三方硬體接入的市場。
chiplet 架構是不可逆趨勢：Intel（EMIB/UCIe）、Apple（UltraFusion）都在走類似路線。xGMI 是 AMD 在這條路上最成熟的實現。

風險與關注點

NVLink 的代際領先：NVIDIA 在互聯頻寬和生態成熟度上仍然領先，xGMI 需要持續快速迭代才能縮小差距。
ROCm 軟體生態：再好的硬體互聯也需要軟體棧支援。ROCm 在 NCCL 等通訊庫上的成熟度和效能最佳化仍需追趕。
封裝產能瓶頸：xGMI 依賴先進封裝，產能受限於台積電等供應商。
UALink 進展不確定性：開放標準從聯盟成立到量產產品落地通常需要 2-3 年，存在中途停滯風險。

核心關注指標

MI300X/MI350 的實際出貨量和叢集規模部署案例
ROCm 通訊庫在大規模訓練中的 all-reduce 效能基準
UALink 標準的實際釋出時間和首批產品
AMD 下一代 xGMI 的頻寬和延遲提升幅度

常見誤讀糾偏

❌ 誤讀 1：“xGMI 就是 Infinity Fabric”

糾偏：xGMI 是 Infinity Fabric 體系中的 片外物理層與協議層元件。Infinity Fabric 還包括片上 NoC（Network-on-Chip）、I/O Die 內部路由等。把 xGMI 等同於 Infinity Fabric 就像把”PCIe”等同於”整個處理器內部匯流排”——概念層級不同。

❌ 誤讀 2：“xGMI 和 NVLink 直接頻寬對比可以判斷優劣”

糾偏：兩者的架構假設不同。NVLink 在 H100 中是 GPU-to-GPU 點對點高頻寬鏈路；xGMI 在 MI300 中是多芯粒共享 I/O Die 的統一一致性網路。直接比較”單鏈路頻寬”忽略了拓撲和一致性語義差異。更合理的比較維度應該是：等效節點內 all-reduce 吞吐或大型模型訓練的實際 scaling efficiency。

❌ 誤讀 3：“xGMI 只用於 GPU 互聯”

糾偏：xGMI 最核心、最早的應用是 EPYC 伺服器 CPU 內部 CCD ↔ IOD 連線。GPU 互聯是後來的擴充套件應用。xGMI 也用於 EPYC 雙路 CPU 的