Decoupling Capacitor（去耦電容）

1. 3 秒看懂

去耦電容是並聯在晶片電源引腳與地之間的無源儲能元件，本質是一座“納秒級電荷水庫”。當 AI 晶片內部數以億計的電晶體同時高速開關、引發電流驟變時，遠端電源因走線寄生電感無法立刻響應，去耦電容能瞬間放出或吸收電荷，將晶片端的電壓波動壓縮到設計裕量之內，避免計算錯誤、時序違例乃至物理損壞。一顆高效能 GPU 模組板上密集排布的上千顆多層陶瓷電容（MLCC），就是最直觀的去耦電容落地形態。

• 一句話定義：本地化、低阻抗的瞬態電流補給元件。
• 解決的核心問題：抑制電源分配網路（PDN）中的電壓跌落、過沖和高頻紋波噪聲。
• 在 AI 時代的地位：沒有高密度、低 ESL 的去耦電容網路，千億電晶體級別的 AI 訓練晶片根本無法穩定工作，它是算力供電完整性的最後一道物理保障。

2. 3 分鐘產業解釋

在 AI 伺服器、加速卡等大算力硬體的供電系統中，去耦電容並非一顆“孤獨”的器件，而是與電壓調節模組（VRM）、PCB 電源/地平面對、封裝基板電容、片上電容一起，構成一個多層級電源分配網路（PDN）。從電網交流電到 GPU 核心的 0.8V 低壓直流電，中間需要經過多級電壓變換，每一級都必須有對應的去耦電容器陣列進行緩衝。尤其在最靠近晶片的位置，去耦電容直接決定了晶片焊盤處看到的 PDN 輸出阻抗的“最後一段”能否在全工作頻段內低於目標阻抗。

• 產業背景：隨著 AI 訓練向萬億引數模型演進，GPU 和 AI 加速器內部向量單元、張量核大量並行翻轉，晶片的瞬態電流擺幅（ΔI）可從不足百安培躍升至數百安培，電流變化率（di/dt）高達 10^9~10^10 A/s。如此劇烈的電流突波，使得板級去耦電容的用量、效能及版面配置密度出現數量級上升。
• 應用場景泛化：不僅侷限於 NVIDIA H100/B200 等核心 AI 處理器，在 400G/800G 交換器晶片、FPGA 加速卡、自動駕駛域控制器、高頻 CPU 等凡是涉及高速數字訊號的電路板上，多層去耦電容階梯版面配置都是強制需求。例如一臺搭載 8 顆 H100 的 NVIDIA DGX 系統，僅主機板上各類去耦電容數量就可超 2 萬顆。
• 產業鏈視角的定位：去耦電容是“被動元件—電容器—MLCC”下的一個關鍵應用分支，其設計屬於電源完整性（PI）工程，貫穿“材料→元件→PDN 模擬→電路板設計”的全流程。電容器製造商提供元件，而最佳化應用則由系統廠商與晶片廠商協同完成。

3. 技術原理

去耦電容的工作機理可以從物理、電路與頻率領域三個層面拆解。

3.1 物理本體：電荷水庫

電容通過兩極導體加介質儲存電場能量，公式 E = 1/2·C·V²。在晶片負載電流瞬間增大時，電容兩端的電壓下降，電容器釋放儲存的電荷 Q = C·ΔV，響應時間由寄生電感（ESL）和等效串聯電阻（ESR）決定。理想去耦電容可在數納秒內提供數十安培的瞬態電流，彌補供電迴路中電感造成的電流“慣性”。

3.2 頻域視角：PDN 阻抗曲線

從晶片焊盤望向電源，供電網路可等效為一個加權阻抗網路。電源完整性設計的核心任務，就是使 PDN 輸入阻抗 Z_target 在整個工作頻率範圍內保持在目標阻抗以下（典型值在毫歐姆級）。目標阻抗由 Z_target = ΔV_allowed / ΔI_max 確定，例如允許壓降 50mV、最大瞬態 100A，則目標阻抗需 ≤0.5mΩ。去耦電容通過在不同頻率點產生低阻抗谷值，分段壓制 PDN 阻抗。各級電容的諧振頻率 f_r = 1/(2π√(LC)) 決定了其有效工作區間。

• 大容量電容（鉭、大尺寸 MLCC、SP-Cap）：在 kHz 至幾 MHz 頻段提供低阻抗，處理低頻瞬態。
• 中容量 MLCC（10μF~47μF）：覆蓋幾 MHz 至幾十 MHz，應對模組級負載變化。
• 小尺寸超低 ESL MLCC（0.1μF~1μF，逆幾何結構）以及封裝內電容：在 100MHz 以上至數 GHz 抑制高頻開關噪聲。

3.3 寄生引數與安裝電感

真實電容並非純電容，而是包含等效串聯電感 ESL 和等效串聯電阻 ESR 的 RLC 串聯網路。MLCC 的 ESL 主要源於內部電極結構和端子引出，封裝尺寸反而經常貢獻最大的“安裝電感”——電容焊接到 PCB 的過孔和走線所引入的電感。為降低整個去耦環路的電感，工程師必須將電容緊貼晶片的電源/地引腳放置，使用多個過孔並聯短接到內層電源/地平面對，最小化環路面積。典型 0402 封裝的 MLCC 安裝到 PCB 引入的總環路電感可控制在 300pH 以內；最佳化過孔版面配置後可壓低至 100pH 甚至更低。

3.4 多層去耦與反共振峰

多個不同容值的電容並聯去耦時，由於各自 LC 諧振曲線的相互作用，可能在頻域上出現反共振峰（阻抗尖峰），這會使 PDN 阻抗在特定頻率升高，反而惡化噪聲。消除反共振峰需要藉助模擬最佳化容值組合、增加電容型別級數，並採用刻意引入 ESR 耗散尖峰能量的策略，或直接用具有更高 Q 值控制的三端電容。

4. 關鍵引數

選擇去耦電容時，以下引數直接決定其瞬態響應能力和適用頻率範圍。

• 電容量（C）：決定可釋放電荷總量。常用 BOM 中的去耦電容範圍從 0.01μF 到 100μF 不等，需根據瞬態電流需求及允許壓降決定。超大容量有助於低頻去耦，但過高容量的 MLCC 往往體積大、諧振頻率低。
• 額定電壓：必須大於供電軌最高電壓並留有降額安全餘量。MLCC 的直流偏置效應（DC Bias）會導致實際有效容量隨施加直流電壓顯著下降，例如 X5R 材質 10V/100μF 電容在 5V 偏壓下有效容量可能僅剩標稱的 20%~30%，選型時務必查考製造商偏置曲線。
• 溫度係數與溫度特性：去耦 MLCC 最常用 X5R（-55~+85℃，容量變化 ±15%）和 X7R（-55~+125℃，±15%）。AI 加速器板級溫度可能高達 95℃，需選用 X7R 或更高規格以保證全溫容量穩定。村田、TDK 等也提供消費級 X6S/X7T 等產品，但需核實際工作壽命。
• 等效串聯電感 ESL：這是決定電容高頻去耦能力的首要引數。一般 0402 封裝 X7R MLCC 的自身 ESL 在 200pH400pH 區間；三端低 ESL 電容（如村田 NFM 系列）可將 ESL 壓低至 100pH 以下。封裝內矽電容（IPD）的 ESL 可低至 1pH10pH，提供 GHz 頻段抑制能力。
• 等效串聯電阻 ESR：影響發熱與反共振峰高度。過去一味追求低 ESR 會導致高 Q 反共振，因此某些 PDN 反而需要適當提升 ESR 做阻尼，廠商也提供控制 ESR 的 MLCC 系列。
• 諧振頻率（SRF）：有效去耦的上限頻率。小尺寸逆幾何電容的 SRF 可達 1GHz 以上，板級安裝後仍能保持數百 MHz 有效去耦範圍。
• 封裝尺寸：尺寸越小，安裝電感越低，同等容量下宜選用更小封裝（如 0201、01005）來版面配置到最靠近晶片引腳的位置。但小尺寸電容的容量上限受限，需在容量與 ESL 間折衷。
• 可靠性指標：包括耐熱衝擊、抗彎強度、長壽期等。AI 伺服器板卡因高功率密度產生劇烈的溫度迴圈，MLCC 易產生焊接微裂紋，導致去耦失效甚至短路起火，必須選用車規或高可靠性系列併合理布板。

5. 技術路線

去耦電容技術正從主流的板級 MLCC 方案，向多元化、三維整合方向演進，以應對算力晶片越來越極端的 di/dt 與 GHz 級噪聲。

5.1 片式多層陶瓷電容（MLCC）

這是目前體量最大的去耦電容方案。技術路線演進集中在：

• 大容量化與低壓化：在 0201/0402 超小型上實現 10μF47μF 容量，支援低電壓 AI 核心軌（0.75V1.0V）。
• 低 ESL 設計：逆幾何（Reverse Geometry）端子，例如 0306 尺寸（長邊為電極方向）比 0603 可大幅降低 ESL；還有三端貫穿電容，輸入端子和輸出端子分列兩側，使 ESL 比同尺寸普通 MLCC 降低 60%~80%。
• 高介電常數材料：通過超細鈦酸鋇粉體（Barium Titanate）和薄層化技術，層數可達 1000 層以上，實現小型大容量。
• 柔韌電極與樹脂電極：通過採用軟端接或導電樹脂層，改善抗彎裂能力，應對大尺寸 AI 板卡的熱應力。

5.2 導電性高分子鉭電容與聚合物鋁電解

在板級去耦網路的中低頻段（數百 kHz~數 MHz），大容量導電高分子鉭電容（如 Panasonic SP-Cap、Kemet 的 KO-CAP）憑藉低 ESR 和大容量提供穩定的低頻響應，常作為 MLCC 階梯中的“艙底電容”。鉭電容頻率特性較差，但由於容量密度高，適合作為第二級去耦（靠近 VRM）。AI 加速卡上常見 330μF、470μF 的聚合物鉭電容。

5.3 封裝內去耦（On‑Package & In‑Package）

這已成為高階 AI 晶片的標配路線，將去耦電容移至封裝基板甚至矽內。

• 封裝基板電容：在載板上貼裝極小尺寸 01005 或 008004 MLCC，甚至直接在基板內埋入超薄電容（Embedded Capacitor）。
• 矽電容（Silicon Capacitor / IPD）：厚度極薄（<100μm），可焊接於基板上或嵌入基板層間，ESL 可低至 1pH 量級，寄生引數一致性好，適合 GHz 頻帶去耦。如村田的 ECAS 系列、TDK 的 SESUB 嵌入技術。
• 片上電容：利用晶片金屬層間寄生電容，容量僅 pF 級，但距離負載最近，對極高頻去耦起關鍵作用，由晶片設計實現。

5.4 平面電容與嵌入式電容

在 PCB 內層使用超薄高介電常數層作為電源/地平面的嵌入式電容，可構成分散式的去耦平面，提供極低電感的 MHz~GHz 寬頻去耦。Samtec、3M 等提供嵌入式容性層壓板。但由於工藝複雜、成本高，僅在極端高階的 AI 加速器或高速交換背板中採用。

5.5 未來路線：三維整合的去耦網路

隨著 Chiplet 和 3D IC 技術興起，去耦電容的整合深度將直接進入矽中介層（Interposer）。中介層內整合高密度 deep trench 電容，為多晶片互聯提供大量就近去耦，如台積電 CoWoS-R 中介層嵌入了深溝槽電容。該路線被視為克服後摩爾時代電源噪聲的關鍵路徑。

6. 上游

去耦電容的上游分為原材料、前道製造裝備與後道封測裝置。

6.1 核心原材料

• 陶瓷介質粉體（鈦酸鋇 BaTiO₃）：是 MLCC 的基石。高純、超細（100奈米~300奈米）球形 BaTiO₃ 粉體決定了高容值 MLCC 的層厚和介電常數。全球主要供應商：日本堺化學、村田（部分自供）、美國 Ferro、中國的國瓷材料（持股比例較高，是三星電機和村田供應商）。據國瓷材料 2023 年年報，其 MLCC 介質粉體年產量約為 1.5 萬噸，全球市佔率約 25%（來源：國瓷材料 2023 年年度報告）。
• 鎳粉與內電極漿料：MLCC 內電極主要為超細鎳粉，要求粒徑 100~200nm、分散性好。日本昭榮化學、TODA KOGYO 掌握先進奈米鎳粉技術，國內有博遷新材等企業逐步進入。
• 銅/銀端頭漿料：用於 MLCC 外部電極，要求可鍍性優良。供應商包括杜邦、田中貴金屬。
• 其他材料：鉭粉、鉭絲（用於鉭電容），導電高分子材料（PEDOT:PSS），以及封裝基板樹脂等。

6.2 製造裝置

MLCC 製造高度依賴精密裝置：

• 流延機：將陶瓷漿料製成 0.5μm~1μm 厚的薄片。領先裝置商為日本平野（Hirano Tecseed）、韓國 CST。
• 疊層機：將印刷好內電極的薄膜精確堆疊數百至一千層以上，速度和精度決定了產能與產品良率。日本 NEG 和牧野等裝置商佔據主導。
• 切塊與燒結爐：將疊層塊切割並高溫燒結成瓷，需氣氛可控的窯爐。日本則武、德國納博熱等為標杆。
• 測試分選機：對數百億級電容進行高速容量、損耗、耐壓測試。村田、太陽誘電大量自研，同時有日本愛斯佩克等供應。

上游供應鏈集中度極高，關鍵裝置與高階粉體貨款長、交期不確定性大，直接影響 MLCC 的擴產節奏。

7. 下游

去耦電容直接嵌入 AI 基礎設施供電系統的每一層級，下游覆蓋晶片封裝、板級、模組到整機。

7.1 晶片封裝級

輝達、AMD、Intel 的 AI 加速器在封裝基板上必須佈置極低 ESL 的 MLCC 陣列，以就近處理晶片核心的高速電流突變。以輝達 H100 的 SXM 模組為例，據公開拆解報告（如 ServeTheHome、iFixit 分析），單塊模組上貼裝有超過 3000 顆 MLCC 及數十顆鉭電容，形成緊密包圍圈。最新的 Blackwell B200 由於功耗達 1000W 級別、核心電壓更低，瞬態 di/dt 要求更為苛刻，封裝基板所用電容數量與低 ESL 要求進一步提升（來源：輝達 GTC 2024 技術分享及 Tom’s Hardware 報道）。

7.2 板級與加速卡

在 AI 伺服器主機板（如英業達、廣達為輝達代工的 HGX 底板）上，去耦電容呈階梯陣列分佈於 GPU 供電 VRM 附近、GPU 下方及背面，形成多層 PDN 網路。一臺 4U 8-GPU 伺服器主機板所用 MLCC 總量常在 15,00025,000 顆之間，且大量採用 0402、0201 尺寸，對貼裝工藝要求極高。據 2023 年行業媒體報道，AI 伺服器對 MLCC 的用量較傳統雲端伺服器翻 23 倍。（來源：臺灣經濟日報 2023 年 7 月引述被動元件供應鏈訊息）

7.3 網路與交換

400G/800G AI 叢集交換器（如 Broadcom Tomahawk 5 晶片）的主頻和 SerDes 速率極快，電源平面噪聲直接影響訊號眼圖。因此交換板用去耦電容同樣採用超低 ESL 設計和大規模陣列，每片交換線卡 MLCC 用量幾千顆級別，並引入封裝內電容。

7.4 AI 推論邊緣與自動駕駛

低延遲推論加速卡、車載 Orin/Thor 域控等高可靠性環境必須抗擊嚴苛的電壓跌落，同時要求 MLCC 通過 AEC-Q200 認證。這塊市場是車規級高可靠性去耦電容的下游增長極。

8. 受益公司

去耦電容需求激增的直接受益方為高效能電容器製造商，尤以具備高容值、低 ESL 及車規產能的 MLCC 廠商為最。

• 村田製作所（Murata）：全球 MLCC 龍頭，市佔率約 40%（來源：Paumanok 2023 年市場報告）。村田在 0201/01005 超小型 MLCC 及三端低 ESL 電容方面佔據絕對優勢，是輝達加速器模組的核心供應商。據公司 2024 財年 Q3 結算說明會，AI 伺服器相關電容器訂單持續強勁，公司正擴充菲律賓和出雲端廠產能。
• 三星電機（Samsung Electro-Mechanics）：市佔率約 22%，第二大 MLCC 廠商。三星電機積極版面配置 AI/HPC 所需的超小尺寸高容值產品，並已在 2024 年量產 0201 16V 1μF、0402 4V 22μF 等低 ESL 料號，供貨全球主要 AI 伺服器板廠。（來源：三星電機官網 2024 年 4 月新聞稿）
• TDK：市佔率約 10%，強項在於高可靠性、低 ESR 控制及 LTCC 電容，同時在封裝內嵌入電容（SESUB）技術領先，直接受益於晶片封裝級去耦需求。
• 太陽誘電（Taiyo Yuden）：以高容量密度和大容量低壓 MLCC 著稱，AI 伺服器電源軌多用其 2.5V 100μF、4V 47μF 系列。公司明確將 AI 伺服器列為電容器業務增長引擎（太陽誘電 2024 年 3 月期決算說明會資料）。
• 國巨（Yageo）：通過收購基美（Kemet）獲得聚合物鉭電容和車規 MLCC 技術，構成了 AI 板級去耦的鉭+MLCC 方案供應能力。國巨 2023 年合併營收中，高階 MLCC 及鉭電容佔比持續提升，AI 訂單能見度良好（來源：國巨 2023 年第四季法人說明會簡報）。
• 其他值得關注的製造商：華新科、風華高科在大宗通用型 MLCC 規模較大，但超低 ESL 等高階去耦產品仍與日韓存在差距，部分切入國內 AI 伺服器供應鏈。

以上所有廠商均不構成證券推薦，僅從產業鏈位置客觀陳述其關聯。

9. 市場規模

去耦電容本身並不作為一個獨立品類統計，而是嵌入 MLCC、鉭電容等大類之中，因此需通過 MLCC 整體市場及 AI 伺服器細分需求來標定規模。

• 全球 MLCC 市場規模：據村田製作所 2023 年 5 月中期經營計劃說明會資料，2022 年全球 MLCC 需求量約 4.1 萬億顆，預計 2025 年將增長至 5.6 萬億顆。以出貨值口徑，綜合村田、三星電機、太陽誘電等年報推算，2023 年全球 MLCC 製造商銷售額約為 150 億美元（來源：Paumanok 及廠商財報綜合估算）。其中用於 ICT 基礎設施（伺服器、網路裝置）的 MLCC 約佔 13%~15%。
• AI 伺服器拉動的增量：AI 伺服器相比傳統伺服器的 MLCC 用量數倍提升。行業媒體及供應鏈調研（如 TrendForce 2023 年分析）指出，一臺搭載 8 顆 H100 的 AI 伺服器對 MLCC 的總需求約 20,00025,000 顆，而相似尺寸的傳統雙路伺服器約 6,0008,000 顆。假設 2023 年全球 AI 伺服器出貨量約 120 萬臺（含推論及邊緣），增量 MLCC 需求可在數百億顆級別。以價值計，AI 伺服器用 MLCC 由於大量使用超小尺寸、低 ESL 高附加值品，其 ASP 較高，2023 年該細分市場估計在 4 億~6 億美元（口徑為板級/模組級採購額，綜合產業鏈多方訪談估算，公開資料未見精確統計）；預計到 2027 年，AI 伺服器用 MLCC 及封裝內去耦電容的全球市場將超過 15 億美元。
• 封裝內去耦電容市場：目前規模較小，但隨著 Chiplet 和高功率 AI ASIC 的普及，嵌埋式電容和矽 IPD 市場增長迅速。Yole Intelligence 在 2024 年報告中指出，嵌入式電容在 HPC 基板市場的規模預計將在 2028 年達到約 3 億美元。

以上市場規模估算均基於公開資訊與廠商展望推斷，僅供參考，不構成投資判斷。

10. 玩家對比

維度	村田製作所	三星電機	TDK	太陽誘電	國巨（含基美）
2023年MLCC全球市佔（金額）	~40%	~22%	~10%	~8%	約10%~12%（含鉭電容）
AI去耦核心優勢	超小尺寸、三端低ESL電容領先，封裝級配套全面	高容量密度0201/0402系列，產能規模大	高頻低ESR控制、嵌埋式電容、基板整合	大容量低壓MLCC，低ESL長壽命系列	鉭電容+MLCC組合方案，Kemet高階品牌
AI客戶覆蓋	輝達全系列GPU模組首選供應商	伺服器主機板、AI加速卡全球大廠	晶片封裝內與高階交換器主機板	主力供應雲端服務自研AI卡及交換器	伺服器板級鉭電容及MLCC
典型去耦料號	NFM系列三端電容、GRM155R60J105ME15	CL03A105MQ3CSN	CGA2/3E系列車規低ESL	JMK063BJ105MP-F	T491/520系列鉭電容、Kemet車規MLCC
產能版面配置	日本、菲律賓、中國	韓國、中國、菲律賓	日本、奧地利、泰國	日本、中國、馬來西亞	臺灣、中國、墨西哥（鉭電容）

注：市佔率資料來源參考 Paumanok、ECIA 和廠商財報綜合估算，口徑為製造商銷售金額，2023 年估計值。

11. 風險

• 技術失效風險：MLCC 在溫度迴圈、高溼度、機械彎曲下容易產生微裂紋，導致內電極短路，這在 AI 伺服器長期高負載執行中不可忽視。即使一顆電容失效，可能引發區域性電源噪聲升高，造成不可預測的計算錯誤（靜默資料損壞）。為此，電源完整性設計必須考慮容錯與冗餘。
• MLCC 直流偏置容量驟降：不少設計工程師低估了 X5R/X7R 的 DC Bias 效應，導致實際有效去耦容量遠低於標稱值，設計裕量不足，嚴重時引發電源紋波超標。這是工程實踐中常見的“去耦不足”根源。
• 供應週期波動風險：MLCC 行業具有強週期性，2017-2018 年的缺貨潮至今讓供應鏈記憶猶新。AI 需求突發增長可能擠佔常規 IT 市場 MLCC 產能，導致交貨延長、價格波動。多家廠商正在擴產，但上游高階粉體和裝置交期長，2025 年前後仍可能出現結構性緊缺。
• 技術替代風險：矽電容、嵌入式電容、片上電容等新技術正積極滲透封裝級去耦，長期可能減少對獨立板級 MLCC 的依賴。尤其 3D IC 時代，部分板級去耦功能將被整合化方案取代，傳統電容器廠商需向封裝內供應模式轉型。
• 地緣政治及出口管制：高階 MLCC 製造裝置和關鍵粉體由日本少數企業控制，地緣衝突或貿易限制可能導致中國等市場的 AI 伺服器供應鏈面臨“卡脖子”風險。中國大陸本土的 MLCC 廠商在高容值、低 ESL 等核心品類上仍有較大差距。
• 成本壓力：AI 板卡上的去耦方案大幅提高了 BOM 成本，單臺 AI 伺服器去耦電容成本或達數十美元甚至上百美元，終端客戶對成本十分敏感，可能倒逼使用國產替代，影響高階電容獲利。

12. 誤讀糾偏

• “容量越大越好”：錯誤。電容容量越大，其諧振頻率越低，對數十 MHz 以下去耦有效，但無法抑制 GHz 噪聲。去耦是頻率依賴性任務，必須在全頻段配置分級電容，盲目加裝大容量電容甚至會引入反共振峰。
• “多放幾顆 MLCC 總能降低噪聲”：不準確。未經 PDN 模擬的隨意增加電容可能改變網路諧振特性，在某些頻率點形成阻抗尖峰，反而惡化電源噪聲。去耦電容必須基於精確的 S 引數/阻抗模擬進行最佳化放置。
• “忽略安裝電感”：許多原理圖工程師只關心電容本身的 ESL，而忽視 PCB 過孔和平面引入的環路電感。實際板級去耦效果常常因安裝電感而打折扣，優良的 Via 設計（如多過孔貼近焊盤、電源/地過孔成對出現）與電容選型同等重要。
• “去耦電容完全消除噪聲”：只能將電源噪聲抑制在可接受範圍內，而非消除。剩餘的紋波和噪聲由晶片自身的電源抑制比（PSRR）及訊號設計承受。
• “只有 CPU/GPU 需要去耦”：AI 加速系統中的高速記憶體（HBM）的 IO 電源、SerDes 供電，甚至交換晶片、時鐘晶片，均需要去耦，且高頻特性要求可能更嚴。
• “鉭電容隨便代替 MLCC”：鉭電容不能直接用於高頻去耦，其 ESL 遠高於 MLCC。兩者在 PDN 網路中分工不同，可互補不可簡單替代。

13. 最新事件

• 輝達 Blackwell B200 電源設計挑戰（2024 年 3 月 GTC 揭露）：B200 單顆功耗達 1000 瓦，核心電壓低於 0.8V，瞬態電流 > 1500A。據輝達技術分享，其封裝基板去耦網路引入了新一代矽電容和超低 ESL 三端 MLCC 的組合，使得 PDN 目標阻抗壓低至 0.1mΩ 水平。此事件直接拉動了村田、TDK 等的高階低 ESL 產品訂單。
• 村田菲律賓工廠大幅擴產（2024 年 11 月）：村田製作所宣佈將投資約 120 億日元擴建菲律賓八打雁工廠，專門增加面向 AI 伺服器的小尺寸高容值 MLCC 產量，產能預計 2025 年底釋放（來源：