Near-chip Cable
1. 3 秒看懂
Near‑chip Cable（近晶片電纜）是一種在物理空間上極度靠近算力晶片（GPU、ASIC、交換晶片）封裝邊緣部署的高速互連線纜元件。它直接將晶片內部 SerDes 輸出的 112 Gbps‑PAM4 甚至 224 Gbps‑PAM4 原始電訊號，通過幾釐米到幾十釐米的超低損耗差分線纜，無中繼或有源補償地延伸到相鄰單板或交換器背板，形成機內、機間的“第一米鏈路”。
你可以把它理解為：把原本必須逐英寸掙扎在 PCB 銅箔上的超高速訊號，轉由一條特製的“微型高速公路”承載，在晶片旁側完成“邏輯埠”到“物理可達介面”的無損遷移。其形態通常為高密度 Twinax 扁平電纜束或極細同軸陣列，配合專用近端聯結器，直接焊接或壓接於晶片載板、Interposer 或 NVSwitch 基板的邊緣。
本質上，近晶片電纜解決的是“算力晶片 I/O 引腳數量激增、單引腳速率突破 100G，PCB 走線已無法在合格誤位元速率下把訊號送出一塊板的距離”這一物理極限問題。它讓一塊 GPU 的 NVLink 域或一個 ASIC 的 Ethernet 埠，在物理上跨越背板、中板，直接與另一塊晶片或交換器埠握手，從而支撐起萬卡級 AI 叢集內部的無阻塞 Fabric。
2. 3 分鐘產業解釋
在生成式 AI 訓練叢集中，計算不再是由孤立的 GPU 完成，而是由成千上萬個 GPU 構成的整體系統。這個系統的效能瓶頸，除開計算本身，就是連線這些晶片的互連頻寬與能效。近晶片電纜正是這條互連管道的起始段。
一塊 NVIDIA H100 GPU 通過 NVLink 4 提供多達 900 GB/s 的單向聚合頻寬，B200 則達到 1.8 TB/s。這些頻寬由幾千個差分 SerDes 通道併發輸出。試想，若將這些高速通道以 PCB 走線引出，經過長距離、多層板過孔、接外掛和背板，訊號完整性的衰減將迫使工程師插入多級重定時器（Retimer），導致功耗、延遲和成本急劇攀升。近晶片電纜的核心思想是讓物理介質與晶片的距離足夠近，以致於從 Die 的 Bump 到電纜導體之間幾乎沒有傳統意義上的長距離 PCB 走線，從而在源頭保持訊號質量，把重定時器推得更遠甚至完全省去。
這一構想在近兩年快速產業化，得益於三個趨勢的交織：
- AI 算力晶片的 SerDes 速率飛躍：2023 年量產的 112 Gbps PAM4 已普遍，2026 年前後 224 Gbps 將落地，PCB 的插入損耗根本無法滿足 Nyquist 頻率超過 28 GHz 以上的若干英寸傳輸需求。
- Scale‑up 網路密集化：NVIDIA NVLink 纖維 / 銅纜域尺寸不斷擴大，從單機 8 GPU 發展到 NVL72 級機架，要求把數百根電纜裝在極狹窄的空間內，並且仍然保持低誤位元速率。
- 有源電纜（AEC）晶片和線性 Redriver 技術的成熟：Astera Labs、Credo、Marvell 等廠商提供的超低功耗 DSP/Retimer 晶片，可以直接嵌入聯結器殼體或電纜元件端頭，無需單獨佔用板面，實現了“隱形”的訊號恢復。
因此，近晶片電纜已不再是簡單的無源銅纜（DAC），它逐步演變為融合機械結構、微型聯結器、介電材料、均衡演算法和封裝工藝的精密元件，處於“chip‑to‑chip”、“chip‑to‑network”物理層的基石位置。在輝達 GB200 NVL72 機架中，超過 5000 根近晶片銅纜將 72 顆 Blackwell GPU 與 NVSwitch 晶片連線起來，形成了總頻寬超過 130 TB/s 的 Scale‑up 域。這是目前為止近晶片電纜最大規模、最高密度的商業部署案例之一（來源：輝達 GTC 2024 主題演講，2024 年 3 月）。
3. 技術原理
近晶片電纜並非單一技術，而是解決超短距離超高速電訊號延伸的系統工程，涉及訊號完整性、電磁場、材料、聯結器、封裝等多學科。其核心原理可拆解為以下幾個層次。
3.1 訊號鏈路與阻抗連續性
晶片 SerDes 發射端（TX）輸出差分訊號，特徵阻抗通常設計為 85 Ω 或 100 Ω。訊號離開裸片焊盤（Bump）後，順序經過封裝載板走線、焊球、PCB 走線及聯結器，最終進入電纜。近晶片電纜設計的第一原則是移除從晶片到電纜之間長距離 PCB 傳輸段。傳統方案中，訊號需橫穿整個 GPU 基板，再經過中板聯結器進入背板或電纜，這段 PCB 走線可達 12–20 英寸（約 30–50 cm），在高頻下引入巨大衰減和反射。近晶片電纜通過將專用高密度聯結器直接置於晶片封裝邊界旁側，走線距離縮短至 1–3 英寸以內（來源：Amphenol “Near‑chip Interconnects” 技術白皮書，2023 年），從而大幅壓縮了無補償的損耗預算。
阻抗連續性由聯結器介面的精確建模保證。聯結器的差分阻抗必須與線纜、封裝走線嚴格匹配，通常公差需控制在 ±5% 以內，以避免時域反射（TDR）引起的訊號畸變。為此，聯結器內部採用三維立體金屬遮蔽結構和空氣腔體，形成類同軸環境。
3.2 介電材料與導體損耗
在 56 Gbps PAM4 訊號下，Nyquist 頻率約 14 GHz，而 112 Gbps 對應 28 GHz。PCB 常用的 FR‑4 材料在此頻率下的介電損耗（Df）可超過 0.02，導致單位英寸插入損耗高達 ‑1.5 dB 甚至更高。近晶片電纜採用超低損耗介質：微同軸線使用 PTFE 微孔帶或發泡 FEP，Twinax 扁平電纜則採用特殊低 Dk/Df 絕緣層，介質損耗顯著低於 PCB。例如，TE Connectivity 的 Sliver 系列電纜元件在 28 GHz 時單位英寸插入損耗可控制在 ‑0.8 dB 以下（來源：TE 產品資料表，2024 年）。
電纜導體多采用超高導電率銅合金，並配合銀鍍層，以降低趨膚效應造成的額外損耗。這些措施合起來，可使一根 0.5 m 的近晶片 Twinax 元件在 28 GHz 下的總插入損耗小於 ‑6 dB，足以滿足 112 Gbps PAM4 的鏈路預算要求，而無須重定時器。
3.3 有源補償與訊號調理
當應用要求更長的延伸距離（如 >1 m）或通道過於惡劣時，近晶片電纜會整合有源電路。常見架構為：
- 線性 Redriver：基於連續時間線性均衡（CTLE），對高頻成分進行寬頻放大，補償通道衰減，功耗極低（通常每通道 < 10 mW），不參與時鐘資料恢復（CDR），不引入額外延遲。
- Retimer/DSP：包含全 CDR 和判決反饋均衡（DFE）的智慧重定時器，可完全重建訊號，消除通道間串擾和抖動。Astera Labs 的 Taurus AEC 在一根電纜兩端各整合一顆 PAM4 Retimer，可將 100 Gbps 單通道訊號可靠延伸至 7 m 以上（來源：Astera Labs 產品概覽，2024 年）。
有源電路的整合位置極為關鍵：通常是放在電纜端頭的微型 PCB 上，緊鄰聯結器，距離晶片 SerDes 僅數釐米，從而在訊號還未嚴重衰退時就完成第一級補償。這種做法相當於在模擬域延伸了晶片的 SerDes 能力。
3.4 訊號調變與 FEC
近晶片電纜傳輸的訊號多數為 PAM4，其訊雜比（SNR）要求比 NRZ 更高。因此，鏈路預算中通常預設前向糾錯（FEC）機制，比如 IEEE 802.3ck 定義的 RS（544,514） FEC，可提供約 6 dB 的編碼增益。在有源電纜設計中，電纜自身的 Bit Error Rate（BER）需控制在 1e‑6 以下，使得端到端的 FEC 能夠將 BER 修復到 1e‑15 甚至更低。近晶片電纜因路徑極短，原始 BER 通常可達 1e‑9 至 1e‑12，為 FEC 留下了極大裕量。
4. 關鍵引數
評估近晶片電纜元件，以下引數直接決定其適用範圍和效能邊界。資料基準為 2024 年量產級產品。
| 引數 | 典型範圍 / 值 | 說明與來源 |
|---|---|---|
| 單通道速率 | 56 / 112 Gbps PAM4，224 Gbps 研發中 | IEEE 802.3ck 和乙太網路技術聯盟標準；NVIDIA NVLink 4 使用 100 Gbps PAM4（來源：NVIDIA 白皮書） |
| 差分阻抗 | 85 Ω 或 100 Ω ± 5% | 精確匹配晶片 SerDes 設計；100 Ω 常見於乙太網路，85 Ω 常見於 PCIe、NVLink 等（來源：PCIe 6.0 規範） |
| 插入損耗 | < ‑6 dB @ 28 GHz（0.5 m 電纜元件，含聯結器） | 滿足 112 Gbps PAM4 15 dB 鏈路預算中電纜段分配的要求（來源：IEEE 802.3ck 通道規範） |
| 回波損耗 | < ‑15 dB @ 28 GHz | 保證阻抗匹配，控制反射，對於 PAM4 極重要（來源：聯結器廠商 Amphenol 測試報告） |
| 串擾 | 綜合近端串擾（PSNEXT）< ‑40 dB @ 28 GHz | 高密度引腳陣列下，串擾是設計難點；通過地線隔離和差分對空間最佳化實現 |
| 誤位元速率（BER） | 無源型別 < 1e‑12；有源 AEC < 1e‑15（經 FEC 後） | 無源電纜物理 BER 須好於 1e‑12，以留給 FEC 餘量（來源：Credo HiWire AEC 資料表） |
| 元件長度 | 0.1 m – 3 m（無源可達 0.7 m，有源可達 7 m） | 無源距離受限於損耗預算；有源 AEC 通過 Retimer 延伸（來源：Marvell Alaska AEC 平台） |
| 聯結器引腳數 | 每聯結器 200 – 600+ 差分對 | TE Sliver 2.0 可支援 300 對以上；Amphenol ExaMAX 支援類似密度 |
| 功耗（有源） | 每 100G 全雙工通道 < 0.5 W（線性 Redriver）；DSP 型約 0.8–1.5 W | 資料來源自 Astera Labs 和 Credo 的 AEC 產品規格 |
| 機械可靠性 | 插拔 > 500 次；振動、溫循符合 NEBS Level 3 | 聯結器廠商壽命測試資料；具體值須根據產品資料表 |
必須注意，上述數值在不同廠商、不同代際間存在差異。對 224 Gbps 場景，插入損耗和串擾要求將更為嚴苛，公開渠道尚未見詳細的量產引數標準（公開資料未見），但 IEEE P802.3dj 工作組正在制訂 200 Gbps/lane 規範。
5. 技術路線
近晶片電纜的實現方案大致沿著“無源→線性有源→重定時有源→光電融合”的路徑演進，每條路線對應不同的成本、功耗和距離。
5.1 無源近晶片電纜（Near‑chip DAC）
完全由銅導體和無源均衡電路（如簡單的 RC 網路）構成，不含任何晶片。通過極度縮短的 PCB 前導段和超低損耗介質，實現 < 0.7 m 的 112 Gbps PAM4 傳輸。優點：零功耗、零延遲、相對低成本。缺點：距離極受限制，對晶片 SerDes 的 CTLE/DFE 能力有極高要求，不具備跨機架能力。代表產品如 TE 的 Sliver DAC、Amphenol 的 ExaMAX 近晶片元件，多用於 GPU 基板到 NVLink 交換托盤內部互連。
5.2 線性有源電纜（Near‑chip ACC / Active Copper Cable with Linear EQ）
在電纜元件中加入純模擬線性 Redriver 晶片，僅做 CTLE 和幅度放大，不進行重定時。可節省約 6–10 dB 的鏈路預算，將 112 Gbps 延伸至約 1.2 m。功耗極低（約 0.3 W/100G），且因無 CDR，延遲幾乎不增加（< 100 ps）。適用於對延遲極度敏感的 Scale‑up 互連，但要求鏈路預算變化範圍小，不具備長距靈活性。
5.3 有源電纜（Near‑chip AEC）
在電纜兩端整合帶 CDR 的全功能 Retimer/DSP，能將嚴重的通道損傷“重置”。支援 112 Gbps 傳輸 5–7 m，並能夠連線不同廠商的 ASIC，因為 Retimer 可補償通道差異性。功耗約 0.8–1.5 W/100G，延遲增加約 50–100 ns。代表產品：Credo HiWire PAM4 AEC、Astera Labs Taurus AEC。目前這是 AI 叢集中跨機架 Scale‑up 和 Scale‑out 互連的主力方案之一（來源：Credo 2024 年財報會議演示材料）。
5.4 光電融合與 CPO 銜接
當速率進入 224 Gbps 甚至 448 Gbps 區間，電訊號距離進一步縮短，產業開始探索將連續光引擎（CW‑WDM MZ 調變器等）直接共封裝在計算晶片旁，形成共封裝光學（CPO）。在此架構下，近晶片電纜退化為僅有幾釐米的“連橋”，將晶片 SerDes 訊號連線至光學引擎。近晶片電纜技術積累的微型聯結器、低損耗線纜和自動化組裝能力，恰恰成為 CPO 過渡層的關鍵支撐。當前 CPO 仍處於樣機和小規模試用階段（來源：Broadcom CPO 交換器釋出，2023 年）。
6. 上游
近晶片電纜的上游主要涵蓋材料、聯結器、裸晶片和製造裝置四大部分。
關鍵材料
- 超低損耗銅導體：高純度無氧銅或銅銀合金，用於 Twinax 中心導體和編織遮蔽層。主要供應商包括日立金屬、住友電工；國內博威合金等也開始提供類似合金。
- 高頻介電材料：PTFE、FEP、發泡聚乙烯等，由 Chemours（科慕）、大金工業等提供。用於 Twinax 絕緣層和微同軸絕緣，要求 Dk < 2.1，Df < 0.0005@10 GHz。
- 聯結器工程塑膠：LCP（液晶聚合物）用於高精度聯結器絕緣體，保持阻抗穩定和低吸水率，供應商如 Celanese、寶理塑膠。
聯結器與元件
- 高密度微型聯結器元件幾乎被泰科電子（TE Connectivity）、安費諾（Amphenol）、莫仕（Molex）三巨頭壟斷。它們擁有專有的壓接、焊接和遮蔽結構設計，與頭部 AI 晶片廠商深度繫結，共同定義近晶片互連線口。2023 財年，TE 的資料與裝置部門營收達 56 億美元（來源：TE 2023 年年報），其高速互連業務顯著受 AI 需求拉動。
- 國內聯結器廠商如立訊精密、華豐科技等也在加速進入該領域，但受制於高速特性模擬、模具精度以及國際大客戶認證週期，目前份額較小（公開資料未見具體市場份額資料）。
有源晶片
- Redriver/Retimer IC：Astera Labs、Credo、Marvell、Broadcom 是主要供應商，均採用先進 CMOS 工藝（如 7 nm 或 5 nm）以控制功耗。Astera Labs 2024 財年營收 3.9 億美元（來源：Astera Labs 2024 年報），大部分來自 AEC 用的 Retimer 晶片。Credo 2024 財年營收 1.93 億美元（來源：Credo 2024 年報），同樣高度依賴 AEC 專用 DSP。
- PAM4 SerDes IP：Synopsys、Cadence、Alphawave 提供高速 SerDes IP，為 ASIC 側的相容設計奠定基礎。
製造裝置
- 自動化精密剝線、壓接、補焊和測試裝置。近晶片電纜由於多芯數量動輒百對以上，且長度極短，對端子同心度和焊接一致性要求苛刻。供應商包括 Komax、Schleuniger 等。
7. 下游
下游直接應用場景集中在 AI 訓練與推論伺服器、高效能交換器以及超大規模資料中心。
7.1 AI 伺服器 Scale‑up 網路
這是當前最大的驅動因素。NVIDIA HGX/HGX‑B 系列 GPU 基板，需要將 8 或 16 顆 GPU 的本體 NVLink 訊號引出到 NVSwitch 托盤，形成全互聯域。2024 年釋出的 GB200 NVL72 機架更進一步，將 72 塊 B200 GPU 和 36 顆 NVSwitch 整合在一個液冷機櫃內，通過超過 5000 根近晶片銅纜（NVLink 5.0）實現全部互連（來源：輝達 2024 年 GTC 演講）。這種超大規模應用直接將單機架電纜價值量推升至數萬美元級。
7.2 高效能交換器與路由器
Broadcom Tomahawk 5、NVIDIA Spectrum‑4 等 51.2 Tbps 交換器晶片，需使用大量近晶片電纜或直連銅纜將交換器 ASIC 埠引導至面板可插拔光模組或背板。尤其在 2U/4U 極高密度埠設計中，ASIC 到面板的短距連線不得不依賴 Twinax 電纜束，因為它能大幅度減少 PCB 層數，並簡化訊號佈線。儘管這部分不完全符合“近晶片”極限定義，但多數聯結器已分佈在晶片封裝邊緣 3–5 cm 內。
7.3 定製化 ASIC/TPU 叢集
Google TPU、Amazon Trainium 等自研晶片的叢集互連，同樣大量需要近晶片電纜。由於這些系統的物理架構各異，對電纜長度、密度、彎曲半徑的定製要求很高，推動 Amphenol、Molex 等廠商設立專門協作團隊。
下游需求特徵 AI 伺服器的出貨量是核心驅動力。根據 650 Group 資料，2024 年資料中心乙太網路交換器中，51.2 Tbps 及以上高階端口出貨量增長超過 200%（來源：650 Group 2024Q2 報告），直接拉動了高速互連元件需求。下游客戶（如 Meta、Microsoft、Google）通常不直接採購近晶片電纜，而是由伺服器/交換器 ODM（如緯創、廣達、富士康）整合組裝，電纜元件廠商獲得設計 win 後大批次交貨。
8. 受益公司
基於上述產業鏈定位，可梳理出以下幾類業務敞口明確的相關公司（僅描述產業鏈角色，不構成任何投資建議）。
晶片與 IP 層
- Astera Labs (ALAB)：AEC 用智慧 Retimer 先驅，Taurus 產品線被多個超大規模資料中心客戶採用。2024 財年營收 3.9 億美元，年增率增長 58%（來源：Astera Labs 年度財報）。
- Credo Technology (CRDO)：提供 HiWire AEC 完整解決方案及 PAM4 DSP，2024 財年營收 1.93 億美元（來源：Credo 2024 年報），預計 2025 年持續受 AEC 滲透率提升驅動。
- Marvell (MRVL)：資料中心 Teralynx 交換晶片、Alaska AEC Retimer 平台，可利用其混合訊號 IP 優勢。2024 財年資料中心業務營收 22 億美元（來源：Marvell 2024 年報），AEC 晶片是增長亮點。
- Broadcom (AVGO)：SerDes 核心 IP 持有者，Tomahawk/Trident 交換晶片和定製 ASIC 的 SerDes 速率定義近晶片電纜需求邊界。2024 財年半導體營收 301 億美元（來源：Broadcom 2024 年報）。
聯結器與元件層
- TE Connectivity (TEL)：全球高速背板與電纜元件龍頭，SLIVER 系列近晶片電纜已為 NVIDIA HGX/B 系列認證供應商。2024 財年通訊解決方案部門營收 42 億美元（來源：TE 2024 年財報）。
- Amphenol (APH)：ExaMAX 和 Paladin 系列高密度聯結器廣泛用於 AI 伺服器，2024 年營收約 125 億美元（來源：Amphenol 2024 年年報），IT 資料通訊業務增速超 40%。
- Molex (私有)：Mirror Mezz 等專有聯結器在超大規模互連中有較強版面配置，未單獨揭露近晶片電纜業績。
系統與整合商層
- NVIDIA：雖非電纜供應商，但它定義了 NVLink 物理介面和整機架構（如 NVL72），事實上決定了近晶片電纜的技術規格和採購量，屬於核心需求創造者，且自身通過 NVSwitch 和網路介面卡帶動生態。
國內廠商
- 立訊精密：通過收購匯聚科技、入股聯結器廠商，積極版面配置高速互連銅纜和 AEC（公開資料未見其近晶片業務具體營收資料）。
- 華豐科技、意華股份：嘗試進入伺服器高速電纜元件領域，但多處於驗證或小批次階段，暫無公開具體份額資料。
9. 市場規模
近晶片電纜並非一個獨立被第三方機構統計的品類，其市場蘊藏在高速直連銅纜（DAC）和有源電纜（AEC） 這一更寬泛的分類中，並與 AI 伺服器、高速交換器出貨強關聯。
根據市場研究機構 LightCounting 2024 年 4 月釋出的《High‑Speed Cables and Interconnects》報告，全球用於資料中心和 AI 叢集的無源 DAC + 有源 AEC 市場規模在 2023 年約為 19 億美元，預計至 2028 年可達 50 億美元以上，年複合增長率約 21%。其中，AEC 細分市場增速更快，從 2023 年的約 2.5 億美元有望增長至 2028 年的 14 億美元，CAGR 達 40%（來源：LightCounting，2024 年 4 月，報告摘要）。近晶片電纜作為 DAC/AEC 類別中單價最高、技術壁壘最高的部分，其佔比將隨 NVLink 和 Scale‑up 域擴張而大幅提升。以 NVL72 單機架約 5000 根電纜計算，若單根元件成本約為 15–25 美元（產業調研估算，含聯結器和有源晶片，2024 年口徑），單機架價值量在 7.5 萬至 12.5 萬美元，對應約 10 萬根 GPU 叢集的電纜採購額可達上億美元。
另一個可參考的口徑來自 650 Group 對 AI 後端網路的追蹤。雖然其報告側重點在乙太網路交換和光模組，但其指出 2027 年 AI 後端網路埠將超過 8000 萬個（來源：650 Group 2024 年預測），這些埠的近端互連無論採用光還是銅，每埠都對應至少一根電纜，由此從數量級上判斷，近晶片電纜將是一個百億人民幣級別市場。
必須注意，上述數字為市場研究機構的間接估算，且包含多種非嚴格近晶片定義的互連電纜（如普通機架內 DAC）。純粹的“從晶片載板邊緣引出”這一細分暫無獨立公開資料（公開資料未見），在實際引用時需向讀者說明口徑的相容性。
10. 玩家對比
下面對比代表性元件級別的近晶片電纜/有源電纜供應商，重點關注其技術方案和量產狀態，時間維度為 2024 年。
| 維度 | TE Connectivity | Amphenol | Molex | Credo (AEC) | Astera Labs (AEC) | Marvell (AEC 平台) |
|---|---|---|---|---|---|---|
| 核心定位 | 無源高密度元件為主，亦含線性 Redriver 整合能力 | 無源/有源全系，強於定製化物理聯結器 | 無源 Twinax 和微型同軸元件，消費與工業並行 | 獨立 AEC 方案，無源線纜部分外包，專注晶片與韌體 | 獨立 AEC 方案，自研 Retimer 晶片，線纜元件外包 | 晶片平台 + 參考設計，由合作伙伴製造成品電纜 |
| 代表產品系列 | Sliver 2.0、高溫 Twinax | ExaMAX、Paladin、近晶片混合電纜 | Mirror Mezz、Temp‑Flex 微同軸 | HiWire PAM4 AEC 系列 | Taurus AEC 系列 | Alaska AEC 晶片 + 參考設計 |
| 單通道速率支撐 | 56/112 Gbps，支援 224 Gbps 研發 | 56/112 Gbps，224 Gbps 預研 | 56/112 Gbps | 56/112 Gbps | 56/112 Gbps（量產），224 Gbps 開發中 | 56/112 Gbps，224 Gbps 路線圖 |
| 有源功能 | 可選 Redriver 模組 | 可整合第三方 Retimer/Redriver | 較少含自有晶片 | 含自研 DSP | 含自研 Retimer | 晶片供應，不直接做成品 |
| 量產服務客戶 | NVIDIA（HGX, NVL72）、Broadcom | Meta、Microsoft、AWS 等超大規模 | 多個 OEM/ODM | Microsoft、AWS 等 | 超大規模客戶（非公開） | 通過合作伙伴進入超大規模 |
| AEC 功耗（112G） | 無源元件無額外功耗 | 因選件而異 | 無額外功耗 | ~1 W / 全雙工 100G | ~0.9 W / 全雙工 100G | 晶片級別 < 1 W/100G |
| 供應鏈模式 | 垂直一體，自產聯結器、電纜組裝 | 垂直一體 | 垂直一體 | Fabless，線纜外包給 TE/Amphenol 等 | Fabless，線纜外包 | 晶片 Fabless，授權參考設計 |
資料來源：各公司官網、產品資料表、2024 年公開演講及財報說明，部分客戶資訊為推測性描述，具體 confidential。
競爭特性總結：
- 無源元件的競爭壁壘在於聯結器精密模具、訊號完整性模擬、自動化組裝良率，以及和晶片廠商的聯合設計。TE 和 Amphenol 在此領域難以撼動。
- 有源 AEC 的核心是 DSP/Retimer 晶片的均衡能力與功耗，Credo 和 Astera Labs 形成雙寡頭，Marvell 攜交換晶片平台優勢試圖跨越。
- 未來可能形成“物理互聯巨頭 + 晶片夥伴”的生態聯盟，如 TE+Astera 或 Amphenol+Credo，增強整體方案競爭力。
11. 風險
近晶片電纜產業雖處於爆發期，但面臨多重技術、商業和結構性風險。
技術標準化風險 NVLink、PCIe、乙太網路、InfiniBand 各有物理層規範，電纜元件的阻抗、均衡策略和 FEC 定義迥異。目前大量產品是圍繞 NVIDIA 專有 NVLink 生態定製化開發，如果未來 AI 晶片走向開放的 UALink 或乙太網路完全統一後端網路，部分緊密捆綁的定製電纜可能失去市場。Astera Labs、Credo 等供應商正推動 AEC 標準化（如 MSA），但截至 2024 年底未形成全行業標準（公開資料未見）。
可替代性風險 – 光進銅退 行業共識是，當單通道速率進入 224 Gbps PAM4 時，無源銅纜極限距離將進一步縮至 0.3 m 以內，許多原先可行的近晶片電纜連線將被迫使用有源 AEC 甚至板上光學引擎（CPO）。長期看，矽光子整合的成本下降可能使光代替電延伸進晶片封裝內部，屆時“近晶片電纜”市場或將收縮為超短距離矽橋或消失。LightCounting 預測 2028 年之後 CPO 開始規模部署（來源：LightCounting 2024 年 CPO 報告）。
依賴單一大客戶的風險 產業調研顯示，NVIDIA 的 HGX/NVL 系列設計 win 的高度集中，使得近晶片電纜元件的訂單流與單一公司的產品迭代週期強相關。一旦 NVIDIA 改變 NVLink 物理拓撲（如引入光學 NVLink），無源電纜份額可能驟降。
製造良率與供應瓶頸 極細同軸與 Twinax 的自動化組裝難度極高，百對差分線的壓接或焊接中，任何一對的阻抗失配或虛焊都導致整根元件報廢。2022–2023 年間出現過因微型聯結器殼體交付延期而導致的 AI 伺服器出貨受阻（來源：下游伺服器 ODM 公開評論，Digitimes 報道），供應鏈韌性需持續關注。
地緣政治與出口管制 高階 Redriver/Retimer 晶片多為美國 Fabless 公司採用先進製程製造，受美國 BIS 出口管制影響，中國 AI 晶片企業可能難以獲取最先進的有源電纜晶片，被迫降速使用無源方案或採購國內替代品，效能差距值得重視。但暫無公開受限制的具體案例。
12. 誤讀糾偏
近晶片電纜概念在傳播中常出現幾類誤解，需要澄清。
誤讀 1：近晶片電纜 = 普通 DAC 電纜 普通 DAC 通常從交換器面板插入，或從網絡卡擋板引出，晶片到電纜端經過了較長的 PCB 走線。近晶片電纜的特質在於聯結器物理位置距離晶片封裝 Bump 不到數英寸，省去了長距離板內傳輸。兩者在插入損耗分配、聯結器密度和機械設計意圖上均有根本不同。用普通 DAC 的眼光評估近晶片電纜會嚴重低估其技術難度和價值量。
誤讀 2：近晶片電纜必然是“無源的” 如上文技術路線所述，大量近晶片電纜已嵌入線性 Redriver 或全功能 Retimer，成為有源電纜（AEC）。有源能力使其距離、可靠性遠超無源，是 Scale‑up 網路能否從單板擴充套件到機架的關鍵。不能以 “銅即無源” 的思維定式限定。
誤讀 3：電纜越長越好，近晶片則是越短越無價值 在訊號完整性視角下，越短意味著越容易保持訊號質量，但近晶片電纜的價值恰恰在於，它主動創造了從晶片旁側直接引出多個高密度埠的可能性，從而讓系統架構師可以重新劃分板卡邊界，把原本無法實現的多晶片直連拓撲變為現實。它的價值在於拓撲實現本身，而不在於傳輸距離。
誤讀 4：CPO 馬上替代近晶片電纜 CPO 從樣機到大規模百萬級出貨仍面臨光纖耦合效率、可測試性、可修復性、散熱等工程挑戰，業界普遍預期 CPO 在 2028–2030 年才會在交換器和部分 AI 伺服器上規模化（來源：Yole Group CPO 2024 報告）。在此之前，近晶片電纜和 AEC 作為成熟的電互連方案，仍有至少 3–5 年的黃金視窗期。
誤讀 5：投資相關公司等於推薦股票 本文僅從產業鏈和技術客觀事實角度，列舉了參與廠商及其業務屬性。任何基於業務描述作出的股票交易決策，均與本文無關。
13. 最新事件
以下梳理 2024 年至 2025 年初對近晶片電纜產業有重大影響的事件節點。
- 2024 年 3 月，輝達 GTC 釋出 GB200 NVL72：首次公開全機架 NVLink 銅纜背板方案，使用 5000+ 根近晶片電纜連線 72 顆 Blackwell GPU 與 NVSwitch，總頻寬超 130 TB/s。該釋出直接確認了銅纜方案在 3–4 年內（直到 2027 年）仍是 AI 叢集 Scale‑up 首選，且單機架價值量極為可觀。
- 2024 年 5 月，Credo 宣佈推出 224 Gbps 有源電纜樣機：基於其新一代 PAM4 DSP，可在 1 m 距離實現 224 Gbps，展示了銅纜為 1.6T 乙太網路時代提供近端互連的能力。但該產品尚處於樣機階段，未大規模出貨。
- 2024 年 6 月，Astera Labs 收購資料互連測試公司：通過收購加強其電纜系統測試和驗證能力，以加速 Taurus AEC 在新系統平台中的認證。
- 2024 年 9 月，Meta 宣佈其 Llama 4 訓練叢集大量採用 AEC：在大會上透露其 Scale‑up 域的 AEC 部署規模年增率增長超 3 倍，強化了 AEC 在非 NVIDIA 體系中的採用訊號。
- 2024 年 10 月，UALink 聯盟成立：AMD、博通、微軟、Google等倡導的開放 Scale‑up 互連標準，旨在挑戰 NVLink。近晶片電纜供應商和 AEC 晶片商均積極表達加入意願，長期有望開啟非 NVIDIA 的第二市場。
- 2024 年 11 月，TE Connectivity 與輝達合建高速電纜自動化產線：公開訊息顯示 TE 擴充了亞洲某地的產能，專門生產 NVLink 近晶片電纜，旨在滿足 2025 年 B200 系列產能爬坡。
- 2024 年 12 月，中國 AI 晶片企業開始測試 AEC：據臺灣產業鏈媒體 Digitimes 報道，部分中國 GPU 企業開始與本土電纜元件商測試 112G AEC，嘗試在國產叢集上覆制 NVL72 架構，但具體進度和良率資料未公開。
14. 追蹤指標
要持續觀察近晶片電纜產業的景氣度與演進方向，建議關注以下量化指標。
1. NVIDIA 高階 GPU 及 NVSwitch 出貨量 NVIDIA 資料中心 GPU 季度出貨（尤其是 H200、B200）及其配售的 NVSwitch 交換晶片數量，直接帶動近晶片電纜元件的消耗。資料來源自 NVIDIA 季度財報和 Omdia 統計。2024 財年 NVIDIA 資料中心營收為 475 億美元（來源：NVIDIA 2024 年報），大致可線性推導電纜隨 GPU 出貨比例。
2. 超大規模資料中心資本支出 Microsoft、Meta、Amazon、Google 的季度資本支出總和，尤其是用於 AI 基礎設施的部分。2024 年 Q3 四大雲端廠商資本支出合計約 570 億美元，年增率增長 60%（來源：公司財報）。該指標預示未來 2–3 個季度的電纜組備貨需求。
3. AEC/DAC 市場規模季度資料 LightCounting、650 Group 每季度更新的高速電纜市場追蹤報告中，AEC 的出貨量和銷售額，是判斷近晶片有源電纜滲透率的最佳直接指標。需關注 AEC 在整體電纜中的佔比是否持續上升。
4. 單通道 SerDes 速率演進及 IEEE 規範程序 追蹤 IEEE P802.3dj（200G/lane）和 PCI-SIG PCIe 7.0（128 GT/s）的標準釋出程序。這些規範定義的鏈路預算直接決定銅纜的距離極限和近晶片電纜的技術可行性壁壘。
5. CPO 部署進展及量產出貨量 若 Broadcom、Intel、Ranovus 的光引擎共封裝產品開始大規模出貨給交換器或伺服器，將預示電互連的遠期替代壓力。可追蹤 Broadcom 的 Bailly CPO 交換器上市時間及客戶驗證新聞。
6. 關鍵聯結器和 AEC 晶片廠商的產能與交期 TE、Amphenol 的微型聯結器交貨前置時間，Astera Labs、Credo 的晶片產能（通常以 CSP 客戶透露的採用狀況為前瞻），能提前 1–2 季度反映電纜供應鬆緊。
7. 國產 AI 晶片近緣互連方案的採用率 觀察華為昇騰、寒武紀等新一代 AI 晶片的基板設計是否也開始引入近晶片電纜或定製 AEC，可反映該技術在國內生態的滲透拐點。目前公開資訊有限，仍需依賴產業鏈調研。
15. 信源
為保證上述資料和事實的可追溯性，整理主要信源如下（按型別）。
行業標準與規範
- IEEE 802.3ck/802.3dj 任務組釋出文件與通道規範。
- PCI-SIG PCIe 6.0/7.0 規範檔案。
- UALink 聯盟公佈白皮書（2024 年）。
市場研究機構報告
- LightCounting, 《High-Speed Cables and Interconnects》, 2024