Pre-emphasis（預加重）

3 秒看懂

一句話定義：Pre-emphasis（預加重/預增強）是高速訊號傳輸中，在傳送端預先提升訊號高頻分量的技術，用於對抗通道對高頻訊號的天然衰減（ISI），是高速 SerDes、PCIe、乙太網路等介面實現可靠通訊的基礎均衡手段之一。

關鍵詞：訊號完整性 · 高速SerDes · 均衡器 · 發端補償

3 分鐘產業解釋

為什麼需要 Pre-emphasis？

高速訊號在 PCB 走線、聯結器、銅纜等傳輸介質中傳播時，由於趨膚效應和介質損耗，高頻分量衰減遠大於低頻分量。隨著資料速率從 Gbps 級向 10G/25G/56G/112G 演進，通道損耗成為系統頻寬的瓶頸。

產業定位

Pre-emphasis 屬於**傳送端均衡（TX Equalization）**範疇，與接收端的 CTLE（連續時間線性均衡）、DFE（判決反饋均衡）共同構成完整的高速鏈路均衡方案：

[傳送端]                      [通道損耗]                    [接收端]
┌─────────────┐            ┌─────────────┐            ┌─────────────┐
│  Pre-emphasis│  ──────>  │ 高頻衰減     │  ──────>  │  CTLE + DFE  │
│  De-emphasis │           │ ISI          │           │  AGC         │
└─────────────┘            └─────────────┘            └─────────────┘

市場規模關聯

Pre-emphasis 技術內嵌於幾乎所有高速介面 IP 和晶片中，其市場直接關聯：

AI 伺服器 GPU 互聯（NVIDIA NVLink、AMD Infinity Fabric）
資料中心交換晶片（400G/800G 乙太網路 SerDes）
PCIe Gen5/Gen6/CXL 介面
HBM 介面（HBM3/HBM3E PHY 中的均衡）

據行業估算，全球高速 SerDes IP 市場規模在 2024 年約 15-20 億美元量級，Pre-emphasis 作為核心功能模組，價值滲透率極高。[行業估算]

15 分鐘專家深入

1. Pre-emphasis 的物理本質

Pre-emphasis 本質上是一種高通濾波操作，在數字域或模擬域實現。

時域視角：在資料跳變時（0→1 或 1→0），增加訊號的過沖（overshoot），使得跳變沿更陡峭，對應更豐富的高頻分量。

頻域視角：提升傳送訊號的高頻譜分量，使得經過通道損耗後的接收訊號頻譜更平坦。

傳送訊號頻譜         通道損耗            接收訊號頻譜

  |\                 |\                  |\
  | \                | \                 | \
  |  \               |  \                |  \
  |   \              |   \_____         |   \_____
  |____\             |________\         |________\___
  頻率→              頻率→              頻率→

  (原始訊號)        (高頻衰減)          (均衡後趨平坦)

2. 兩種主流實現形式

(a) Pre-emphasis（預加重）

原理：在訊號上升沿/下降沿時，輸出幅度提升至額定值以上
典型實現：使用 FIR 濾波器，係數可調
適用場景：短距離、低損耗通道

(b) De-emphasis（去加重/預減）

原理：在訊號非跳變時（連續相同 bit），降低輸出幅度
等效性：與 Pre-emphasis 效果等價，但實現更簡便（避免過沖超出電壓規範）
適用場景：PCIe、USB 等標準普遍採用

Pre-emphasis 波形示意（理想情況）：

幅度
 ↑  ____          ____          ____
 |  |    |        |    |        |    |
 |  |    |        |    |        |    |
 0──┴────┴────────┴────┴────────┴────┴──→ 時間
        ↑  ↑            ↑  ↑
     跳變時幅度提升（過沖）

De-emphasis 波形示意：

幅度
 ↑
 |  ─────┐        ┌─────┐        ┌─────
 |        │        │     │        │
 0────────┴────────┴─────┴────────┴────→ 時間
        非跳變時幅度降低

3. 數學模型——FIR 濾波器實現

最常見的 Pre-emphasis 實現是1-tap 或 2-tap 前饋 FIR：

y[n] = x[n] + \alpha \cdot (x[n] - x[n-1])

其中：

$x[n]$：原始傳送符號
\alpha：Pre-emphasis 係數（通常 0 到 0.3 可調，具體範圍視晶片而定）[廠商設計，範圍為行業通用估計]
$y[n]$：均衡後傳送符號

物理含義：

當 x[n] \neq x[n-1]（有跳變），輸出增強
當 $x[n] = x[n-1]$（無跳變），輸出不變

更復雜的實現可能使用 2-tap FIR：

y[n] = x[n] + \alpha_1 \cdot (x[n] - x[n-1]) + \alpha_2 \cdot (x[n-1] - x[n-2])

係數 \alpha_1, \alpha_2 可獨立調節，適應不同通道特性。

4. 與通道模型的配合

Pre-emphasis 係數的選擇需要基於通道傳遞函式：

H_{channel}(f) = H_{TX}(f) \cdot H_{介質}(f) \cdot H_{RX}(f)

目標是使整體鏈路的插入損耗（Insertion Loss）在 Nyquist 頻率處得到補償：

對於 NRZ 編碼：Nyquist 頻率 = 資料速率 / 2
對於 PAM4 編碼：Nyquist 頻率 = 資料速率 / 4

5. PAM4 時代的挑戰

隨著 PAM4（4 電平脈衝幅度調變）在 56G/112G SerDes 中普及，訊號電平間距縮小為 NRZ 的 1/3，對均衡精度要求更高：

特性	NRZ	PAM4
電平數	2	4
電壓間距	V	V/3
ISI 敏感度	中	高
Pre-emphasis 精度要求	中	高

PAM4 場景下，Pre-emphasis 需要與更強的 CTLE 和 DFE 配合，且傳送端 FIR 抽頭數可能增加。

技術原理（最深）

1. 通道損耗的物理機制

(a) 趨膚效應（Skin Effect）

高頻電流傾向於在導體表面流動，有效截面積減小，電阻增大：

R_{skin} \propto sqrt(f)

損耗隨頻率的平方根增長。

(b) 介質損耗（Dielectric Loss）

PCB 介質材料（如 FR-4, Megtron 6）的損耗角正切（tanδ）導致訊號能量轉化為熱：

\alpha_{dielectric} \propto f \cdot \sqrt{\varepsilon_r} \cdot \tan\delta

損耗與頻率線性增長，是高速訊號的主要損耗源。

(c) 綜合通道損耗

典型 PCB FR-4 走線，1 英寸長度在 10 GHz 處的損耗約為 0.5-1.5 dB/inch（視疊層而定），28 GHz 處可達到 1.5-3 dB/inch。[行業典型資料，具體值與工藝相關]

2. Pre-emphasis 的 Z 域分析

1-tap Pre-emphasis 的傳遞函式：

H_{pre}(z) = 1 + \alpha(1 - z^{-1}) = (1+\alpha) - \alpha z^{-1}

這是一個一階高通濾波器，零點位於：

z_0 = \frac{\alpha}{1+\alpha}

當 \alpha > 0 時，零點在單位圓內，高頻增益提升，低頻增益不變。

Pre-emphasis 頻率響應（|H(f)|）：

增益(dB)
 ↑
 |           _______________
 |          /
 |         /
 |        /
 0 ───────/
 |       /
 ───────┴────────────────────→ 頻率
       f=0               f=Nyquist

低頻增益 ≈ 0 dB，高頻增益 > 0 dB

3. 係數選擇與鏈路模擬

Pre-emphasis 係數的選擇通常基於鏈路模擬（Link Simulation）：

通道建模：使用 S 引數（.s4p/.s2p 檔案）描述通道
眼圖分析：掃描 TX FIR 係數組合，最佳化接收端眼高（Eye Height）和眼寬（Eye Width）
FFE/CTLE/DFE 聯合最佳化：將 Pre-emphasis 係數作為鏈路最佳化的一個變數

目標函式通常為：

\max_{\alpha_1, \alpha_2} { text(Eye Height) } \quad text(s.t.) \quad text(符合規範 mask)

4. 自適應 Pre-emphasis

現代高階 SerDes（如 112G 長距 SerDes）可能支援自適應 TX 均衡：

┌──────────────────────────────────────────────────────┐
│                    自適應流程                          │
│                                                      │
│  1. 鏈路訓練（Link Training）                         │
│     ↓                                                │
│  2. 交換 S 引數/通道資訊 或 使用訓練序列               │
│     ↓                                                │
│  3. 接收端 BER/FEC 統計                              │
│     ↓                                                │
│  4. 反饋控制：調整 TX FIR 係數                        │
│     ↓                                                │
│  5. 重複最佳化直至收斂                                  │
└──────────────────────────────────────────────────────┘

但自適應 TX 均衡在實際部署中較少見（接收端無法直接觀測傳送波形），更多依賴鏈路初始化階段的引數協商。

5. 與 De-emphasis 的等價性證明

設 De-emphasis 係數為 $d$（降低量），則：

De-emphasis 實現：非跳變時輸出乘以 $(1-d)$

y_{de}[n] = begin(cases) x[n] & text(if ) x[n] \neq x[n-1] \\ (1-d) \cdot x[n] & text(if ) x[n] = x[n-1] end(cases)

Pre-emphasis 實現：跳變時輸出增強

y_{pre}[n] = x[n] + \alpha \cdot (x[n] - x[n-1])

通過適當選擇 \alpha 和 $d$，兩者可產生等價的頻譜效果，但在幅度範圍上有所不同——De-emphasis 不會產生過沖，對 DAC/驅動器的電壓裕度更友好。

技術演進史

時期	速率里程碑	Pre-emphasis 技術狀態
2000s 初	1-2.5 Gbps（PCIe Gen1, 早期千兆乙太網路）	簡單 De-emphasis 為主，固定係數
2005-2010	5-10 Gbps（PCIe Gen2/3, 10G 乙太網路）	Pre-emphasis 成為標配，係數可程式設計
2010-2015	10-25 Gbps（PCIe Gen3, 25G 乙太網路）	1-tap/2-tap FIR 普及，與 CTLE 協同最佳化
2015-2020	16-56 Gbps NRZ/PAM4（PCIe Gen4 16 GT/s, 56G PAM4 SerDes）	多抽頭 FIR，PAM4 引入，精度要求提升
2020-2025	32-128 Gbps NRZ/PAM4（PCIe Gen5 32 GT/s, Gen6 64 GT/s PAM4, 112G SerDes）	高精度 Pre-emphasis，鏈路聯合最佳化成為常態
2025+	224 Gbps PAM4/更高	技術持續演進，可能與 DSP 深度融合 [趨勢推測]

技術路線對比

均衡技術方案對比

維度	Pre-emphasis（TX）	De-emphasis（TX）	CTLE（RX）	FFE（RX/TX）	DFE（RX）
位置	傳送端	傳送端	接收端	傳送/接收端	接收端
型別	高通濾波	低通衰減（等效高通）	高通濾波	FIR 濾波器	IIR/非線性
能否消除 ISI	部分（預補償）	部分（預補償）	部分（線性均衡）	部分	是（判決後消除後標 ISI）
是否放大噪聲	否（發端）	否（發端）	是（高頻噪聲放大）	取決於位置	否
過沖風險	有	無	無	有	無
典型複雜度	低	低	低-中	中	中-高
典型功耗	低	低	低	中	中
自適應能力	有限（通常初始化時設定）	有限	常見	常見	常見
標準支援	廣泛	廣泛（PCIe 等偏好）	廣泛	中	廣泛

Pre-emphasis vs De-emphasis 選擇

因素	選擇 Pre-emphasis	選擇 De-emphasis
驅動器電壓裕度	充足	緊張
標準要求	特定場景	PCIe、USB 等標準主導
通道損耗特徵	損耗較大，需強補償	中等損耗
實現複雜度	略高	略低

上下游

上游（支撐技術/材料）

環節	代表廠商/技術	關聯性
SerDes IP 設計	Synopsys（DesignWare）、Cadence（PHY IP）、Alphawave	Pre-emphasis 作為核心均衡功能內嵌
DSP/ADC/DAC 工藝	台積電 N5/N3、三星 4nm	高速類比電路需要先進工藝支撐
PCB 材料	生益科技、臺耀（ITEQ）、松下（Megtron 6/7）	低損耗板材可降低 Pre-emphasis 補償需求
聯結器	TE Connectivity、Molex、安費諾	聯結器損耗影響均衡方案選擇

下游（應用場景）

環節	代表產品/系統	Pre-emphasis 角色
AI 伺服器	NVIDIA DGX/HGX 系列	GPU 間 NVLink 互聯依賴 SerDes 均衡
資料中心交換器	400G/800G 交換晶片	長距 SerDes 中 Pre-emphasis 關鍵
PCIe 裝置	GPU、SSD、網絡卡	PCIe Gen4/5 介面必備 De-emphasis
消費電子	HDMI 2.1、USB4	高速介面訊號完整性保障
汽車電子	車載乙太網路（100BASE-T1 等）	車規級可靠性要求

關鍵指標

指標	定義	典型範圍	意義
Pre-emphasis 係數（α）	FIR 抽頭係數	0 - 0.3（典型）[估算]	補償強度，過大導致過沖/EMI
De-emphasis 量	非跳變時訊號降低幅度	3.5 dB（PCIe Gen3）、6 dB（PCIe Gen4/5）[標準規範]	標準強制要求值
眼高（Eye Height）	接收端眼圖垂直張開度	與調變方式和標準相關	鏈路質量最終指標
眼寬（Eye Width）	接收端眼圖水平張開度	與調變方式和標準相關	時序裕度
插入損耗（IL）	通道功率衰減	與頻率和長度相關，10 GHz 處典型 10-30 dB	補償目標
Nyquist 頻率	資料速率的一半（NRZ）或四分之一（PAM4）	-	Pre-emphasis 設計的核心參考頻率
過沖（Overshoot）	輸出電壓超出標稱值	視規範限制	過大影響 EMI 和接收端
BER	誤位元速率	10⁻⁶ → 10⁻¹⁵（FEC 後）	鏈路最終效能

供需與市場資料

市場關聯

Pre-emphasis 作為嵌入式技術，其市場無法單獨剝離，但可通過以下維度估算其價值貢獻：

1. 高速 SerDes IP 市場

全球高速 SerDes IP 市場規模（2024）：約 15-20 億美元 [行業估算，多家研究報告口徑不一]
年複合增長率（CAGR）：約 15-20% [行業估算]
Pre-emphasis 作為核心功能，技術價值佔比高但無法單獨量化

2. 資料中心資本支出

全球資料中心 CapEx（2024）：約 2000-2500 億美元 [行業估算]
高速網路裝置佔比較高，是 Pre-emphasis 技術的直接受益方向

3. AI 驅動需求增長

單臺 AI 伺服器 GPU 互聯頻寬持續提升（NVLink 4.0 → 5.0）
對 SerDes 均衡精度和速率要求同步上升

供需格局

環節	供給情況	需求驅動
SerDes IP	Synopsys、Cadence、Alphawave 三強格局	AI、5G、資料中心
先進工藝	台積電產能緊張	高速類比電路需求增長
低損耗 PCB	供應充足但高階材料受限	AI 伺服器需求爆發

代表公司與資本對映

公司	與 Pre-emphasis 關聯	資本市場標的	備註
Synopsys	領先 SerDes IP 供應商（DesignWare），內嵌先進 Pre-emphasis	SNPS（NASDAQ）	IP 業務高毛利，AI 帶動需求
Cadence	高速 PHY IP 供應商	CDNS（NASDAQ）	EDA + IP 雙輪驅動
Alphawave Semi	專注高速連線 IP	AWE（LSE）	112G/224G SerDes 領先
NVIDIA	大量使用自研 SerDes（NVLink）	NVDA（NASDAQ）	AI 基礎設施核心，內部技術實力強
Broadcom	自研 SerDes + 網路交換晶片	AVGO（NASDAQ）	資料中心交換龍頭
Marvell	SerDes IP + 資料中心晶片	MRVL（NASDAQ）	高速互聯產品線
Intel	PCIe SerDes 自研，CXL 推動	INTC（NASDAQ）	伺服器平台需先進 SerDes
生益科技	低損耗 PCB 材料	600183.SH	國產高階覆銅板龍頭
瀾起科技	PCIe Retimer/CXL 晶片	688008.SH	需要均衡技術

投資邏輯

核心邏輯

1. AI 算力基礎設施→高速互聯需求→SerDes 均衡技術價值提升

單卡算力提升 → 多卡互聯頻寬增加 → SerDes 速率/通道數增長
每代 SerDes 速率翻倍（25G→56G→112G→224G），均衡複雜度指數上升

2. 速率提升→通道損耗加劇→Pre-emphasis 重要性提升

112G PAM4 在標準 FR-4 板材上 1 英寸損耗可達 3-5 dB（估算，與工藝相關）
Pre-emphasis 係數精度直接影響鏈路是否可行

3. 協議迭代→標準化 De-emphasis 強制要求

PCIe Gen5 要求 De-emphasis ≥ -6 dB
每代標準升級，對均衡技術要求更高

受益標的分類

型別	標的	邏輯
IP 授權	SNPS、CDNS、AWE	技術壁壘高，隨設計數量線性增長
晶片設計	AVGO、MRVL、INTC	自研 SerDes，產品溢價
PCB 材料	生益科技、臺耀	低損耗板材需求增長
測試測量	Keysight、是德科技	高速訊號測試裝置需求

風險因素

光互聯（CPO/OIO）技術若大規模落地，可能減少銅線 SerDes 需求
標準迭代不及預期（如 PCIe Gen7 延期）
宏觀經濟影響資料中心 CapEx

常見誤讀糾偏

❌ 誤讀 1：“Pre-emphasis 可以完全消除通道損耗”

糾偏：Pre-emphasis 是部分補償，不可能完全消除通道損耗。其本質是在傳送端提升高頻分量，但受限於：

驅動器輸出電壓範圍（不能無限提升）
過沖帶來的 EMI 問題
通道損耗的非線性和複雜性

實際系統中，Pre-emphasis 通常與 CTLE、DFE 聯合使用，才能實現完整的鏈路均衡。

❌ 誤讀 2：“Pre-emphasis 和 De-emphasis 是完全不同的技術”

糾偏：兩者在頻域效果上等價，都是實現高通濾波特性。區別在於：

Pre-emphasis：跳變時增強，無跳變時保持不變
De-emphasis：跳變時保持不變，無跳變時降低

De-emphasis 避免了過沖，對驅動器電壓裕度更友好，因此在 PCIe、USB 等標準中更普遍採用。在工程討論中，兩者常被統稱為”TX 均衡”或”傳送端均衡”。

❌ 誤讀 3：“PAM4 時代 Pre-emphasis 不再重要，接收端 DSP 可以搞定一切”

糾偏：PAM4 雖然引入了更強的接收端 DSP（包括 ADC + 數字均衡），但傳送端均衡仍然不可或缺：

PAM4 電平間距僅為 NRZ 的 1/3，訊雜比裕度更小
過大的通道損耗會導致接收端 ADC 量化精度不足
傳送端 Pre-emphasis 可減少接收端 DSP 的複雜度和功耗

在 112G SerDes 中，傳送端 2-tap 或 3-tap FIR 是標配功能。

❌ 誤讀 4：“Pre-emphasis 係數越大越好”

糾偏：過大的 Pre-emphasis 係數會導致：

輸出過沖：超過電壓規範，影響訊號完整性
EMI 問題：高頻分量過強可能違反輻射標準
噪聲放大：雖然 Pre-emphasis 本身不放大接收端噪聲，但過強的高頻補償可能使通道噪聲在接收端被不當放大
PAM4 電平壓縮：過沖可能導致電平重疊

係數選擇需要通過鏈路模擬平衡眼圖裕度和規範約束。

學習路徑

入門階段（1-2 周）

學習高速訊號傳輸基礎：通道損耗、ISI 概念
理解 NRZ/PAM4 調變原理
推薦資源：Signal and Power Integrity - Simplified (Eric Bogatin)

進階階段（2-4 周）

深入學習均衡技術：TX 均衡（Pre/De-emphasis）、CTLE、FFE、DFE
使用 MATLAB/Python 進行簡單模擬
推薦資源：IEEE/DesignCon 相關論文

實戰階段（1-3 月）

學習 SerDes 架構（PLL、CDR、均衡器）
使用模擬工具（ADS、HSPICE、SystemSI）進行鏈路模擬
閱讀 PCIe/乙太網路標準中的均衡規範章節
推薦資源：Synopsys/Cadence 技術白皮書、各標準規範（PCI-SIG、IEEE 802.3）

高階階段（持續）

參與 DesignCon、OFC 等行業會議
研究 224G+ SerDes 的均衡技術演進
關注 CPO/OIO 對傳統銅線均衡技術的影響

一句話總結

Pre-emphasis 是高速 SerDes 訊號完整性鏈路的起點——它在傳送端以最小的功耗和複雜度預補償通道高頻損耗，是 PCIe、乙太網路、NVLink 等 AI 基礎設施高速互聯的基礎均衡手段，雖然單獨無法解決所有 ISI 問題，但卻是任何高速鏈路設計中不可或缺的第一道防線。

延伸閱讀與來源

規範文件

PCI-SIG: PCIe Base Specification（各版本對 De-emphasis 有明確要求）
IEEE 802.3: 乙太網路標準，定義 25G/50G/100G/400G SerDes 均衡要求
OIF (Optical Internetworking Forum): CEI (Common Electrical Interface) 規範

經典教材

Eric Bogatin, Signal and Power Integrity - Simplified (第3版)
Stephen H. Hall, High-Speed Digital System Design
Behzad Razavi, Design of Integrated Circuits for Optical Communications

技術論文與白皮書

DesignCon 歷年會議論文（高速 SerDes 均衡技術專題）
Synopsys DesignWare SerDes IP 技術白皮書
Cadence 高速 PHY 技術文件

行業報告

各券商研究報告：高速 SerDes IP 市場、資料中心互連技術

資料來源說明

具體數值標註來源：[標準規範]為公開標準檔案、[行業估算]為多家研究報告綜合、[估算]為基於公開資訊推算
未標註的定性表述為行業共識，具體數字因廠商實現而異
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