Return Path（迴流路徑/返回路徑）
3 秒看懂
一句話定義：高速訊號從傳送端到接收端後，電流必須通過參考平面（通常是地平面或電源平面）從接收端返回傳送端形成閉合迴路——這條看不見的”回程”就是 Return Path。
類比：訊號傳輸像水管送水，Return Path 就是回水管；只有送水沒有回水，水流（電流）無法迴圈，系統無法工作。
為什麼重要：Return Path 不連續或設計不當，是高速數字系統（GPU、HBM、NVLink 鏈路）訊號完整性劣化和 EMI 問題的首要根因。
3 分鐘產業解釋
為什麼 AI 晶片時代 Return Path 變得如此關鍵？
當晶片工作在 GHz 級頻率時，訊號不再是簡單的”高低電平”切換，而是以電磁波的形式在傳輸線中傳播。電流回路需要一個低阻抗、完整的參考平面來提供返回路徑。
AI 硬體中的 Return Path 痛點：
| 場景 | 挑戰 |
|---|---|
| GPU ↔ HBM 互連 | 資料速率高、訊號密度大，參考平面完整性直接影響 Eye Opening |
| CoWoS/InFO 先進封裝 | 矽中介層（interposer）空間有限，參考層設計受限 |
| PCIe Gen5/6、NVLink | 鏈路預算緊張，Return Path 不連續可能導致鏈路降速甚至訓練失敗 |
| AI 伺服器 PCB | 層數多、BGA 出線密集、電源/地平面頻繁被過孔和走線切割 |
商業影響：Return Path 設計不當 → 訊號質量下降 → 系統被迫降速執行 → AI 訓練/推論吞吐量損失；或者 EMI 超標 → 無法通過認證 → 上市延期。
15 分鐘專家深入
1. Return Path 在訊號鏈中的位置
高速訊號的完整性分析必須同時考慮前向路徑（Forward Path）和返回路徑（Return Path）：
┌─────────────────────────────────────────────┐
│ Forward Path (Signal Trace) │
TX ───┼─────────────────────────────────────────────┼─── RX
│ Return Path (Reference Plane) │
└─────────────────────────────────────────────┘
電流從 TX 流向 RX（訊號路徑）
電流從 RX 返回 TX（迴流路徑）
兩者構成完整閉合迴路2. Return Path 的電磁學基礎
根據麥克斯韋方程，高頻訊號的迴流電流並非均勻分佈在整個參考平面上，而是緊貼訊號走線正下方分佈（趨膚效應 + 鄰近效應的共同作用）。迴流電流密度隨與訊號線距離的增加呈指數衰減。
關鍵公式（定性）：
- 迴流電流密度分佈近似：J(y) ∝ 1/(h² + y²)，其中 h 為訊號線到參考平面的距離，y 為橫向偏移
- 迴路電感：L_loop ∝ ln(1 + 8h/w)；當 w >> h 時，該表示式趨近於 L ∝ h/w，與工程中常用的平行板模型近似一致。
3. Return Path 斷裂的幾種典型模式
【模式A：參考平面開槽/分割】
Signal: ─────────────x─────────────────
GND: ████████ ██████████████████ ← 縫隙處迴流必須繞行
↑ 迴流繞行 → 面積增大 → 輻射↑、阻抗突變
【模式B：換層過孔（Via Transition）】
Layer 1: ─────────○─────────────────────
GND1: ████████████████████████████████
↓ 過孔
Layer 4: ─────────○─────────────────────
GND2: ████████████████████████████████
迴流必須通過過孔附近的縫合過孔（Stitching Via）跨層
若縫合過孔缺失/距離遠 → 迴路面積暴增
【模式C：參考平面切換（同層不同平面）】
Signal 走線從 GND 參考切換到 PWR 參考
迴流必須通過去耦電容跨平面跳轉
若去耦不足 → 迴路阻抗↑ → 訊號質量↓4. 關鍵設計準則
| 準則 | 原理 | 實操要點 |
|---|---|---|
| 參考平面完整性 | 連續平面為迴流提供低阻抗路徑 | 避免在高速走線下方切割/開槽 |
| 參考平面靠近 | h↓ → 迴路面積↓ → 電感↓、輻射↓ | 微帶線：減小介質厚度 |
| 縫合過孔（Stitching Via） | 過孔換層時為迴流提供跨層通路 | 過孔旁 50-100mil 內放置縫合過孔 |
| 去耦電容橋接 | 平面切換時為迴流提供高頻通路 | 切換點附近放置小封裝去耦電容 |
| 避免參考平面跨分割 | 跨分割處阻抗不連續、輻射大 | 高速走線必須避開任何平面縫隙 |
5. Return Path 在先進封裝中的特殊考量
在 CoWoS-S（矽中介層封裝）中：
- 矽中介層厚度極薄（通常在數十微米量級），訊號線與參考層間距 h 非常小
- 迴路電感因此極低，有利於訊號完整性
- 但矽中介層上的重佈線層（RDL）密度極高，平面層可能被大量過孔/Via 打斷
- 設計挑戰變為：如何在極高佈線密度下維持參考平面的足夠覆蓋
在 CoWoS-L/InFO 等扇出封裝中：
- 有機中介層或 RDL 的介質厚度相對較大
- 需要更仔細地管理迴路面積
技術原理
核心機制：電磁波傳播與迴流閉合
高速訊號在傳輸線中以 TEM（橫電磁波）或準 TEM 模式傳播。訊號線和參考平面構成傳輸線的兩個導體，電流在兩者之間形成閉合迴路。
【微帶線橫截面迴流分佈】
Signal Trace (w)
┌─────────────────────┐
│ ───────────────── │ ← 訊號電流 I (向外)
└─────────────────────┘
═══════════════════════════════════════ ← 介質 (εr, 高度 h)
████████████████████████████████████████ ← Reference Plane
←←←←←←← I_return ←←←←←←←←←←←← ← 迴流電流 (密度中心對準訊號線正下方)
↑ 迴流電流集中區域 ↑
寬度約 3-5 倍 h（經驗估算，具體取決於頻率和幾何結構）阻抗與 Return Path 的關係
特性阻抗 Z₀ 本質上描述的就是訊號路徑與返回路徑之間的電磁耦合關係：
對於微帶線（定性）：
Z₀ ∝ √(L/C)
L（迴路電感）∝ h（訊號線到平面的距離）
C（單位長度電容）∝ 1/h
當 h↑ → L↑, C↓ → Z₀↑
當 h↓ → L↓, C↑ → Z₀↓Return Path 的完整性直接決定了 L 和 C 的一致性——如果迴流路徑不連續，L 和 C 會在區域性突變，導致阻抗不連續 → 反射 → 眼圖閉合。
串擾與 Return Path 的關係
近端串擾（NEXT）和遠端串擾（FEXT）的幅度與迴路互感和互容成正比。當兩條相鄰訊號線共享同一參考平面且 Return Path 完整時，迴流電流的抵消效應可抑制串擾；當 Return Path 受損時，迴流擴散，串擾加劇。
參考平面切換時的 Return Path 路由
【場景：訊號從 Layer1 (參考GND) 換層到 Layer4 (參考PWR)】
Layer1 Signal: ─────────○────────
GND plane: ██████████████████████
↓ Via
（中間層略）
↓ Via
Layer4 Signal: ─────────○────────
PWR plane: ██████████████████████
Return Path 必須從 GND plane → PWR plane
跳轉通路 = 去耦電容（提供高頻交流通道）
┌──────────────────────────────────┐
│ Decoupling Capacitor Placement: │
│ │
│ GND ──┤├── PWR │
│ C │
│ │
│ 放置位置：儘可能靠近換層過孔 │
│ 目標阻抗：低 ESL 封裝（0201/01005）│
└──────────────────────────────────┘技術演進史
| 年代 | 里程碑 | Return Path 相關演進 |
|---|---|---|
| 1980s-1990s | 低速 PCB 設計時代 | 頻率低（<100MHz），迴流路徑問題不顯著，設計師較少關注 |
| 1990s 中後期 | PCI/AGP 時代 | 頻率提升，開始出現訊號完整性問題，Eric Bogatin 等人系統提出 Return Path 概念 |
| 2000s | DDR/PCIe Gen1-2 時代 | 參考平面完整性成為 PCB 設計規範強制要求；串擾分析開始考慮迴流耦合 |
| 2010s | DDR4/PCIe Gen3-4/GDDR5 時代 | 走線換層必須配合縫合過孔成為行業共識；電源完整性（PI）與 Return Path 分析融合 |
| 2020s | DDR5/PCIe Gen5-6/HBM 時代 | 頻率進入 GHz 量級，Return Path 設計精度要求達到 mm 級；先進封裝中 Return Path 管理成為新挑戰 |
| 未來 | UCIe/CXL/HBM4+ 時代 | 芯粒間互連速率持續提升，封裝內 Return Path 管理從”後驗檢查”走向”前端協同最佳化” |
技術路線對比
不同互連場景下的 Return Path 設計挑戰對比
| 維度 | PCB 板級互連 | 矽中介層 (CoWoS-S) | 有機中介層 (CoWoS-L) | 2.5D/3D Die-to-Die |
|---|---|---|---|---|
| 訊號頻率 | GHz 級（DDR5、PCIe Gen5） | 更高頻（HBM 速率） | GHz 級 | 超高頻（UCIe 目標） |
| 參考層間距 h | 數十 μm（典型） | 極小（數 μm 量級，估算） | 數十 μm | 極小 |
| 平面完整性挑戰 | 走線密度、過孔陣列、分割 | RDL 過孔密集、平面面積有限 | 與 PCB 類似但尺寸更小 | 極高密度、熱管理限制 |
| 迴路電感控制 | 中等難度 | 天然優勢（h 極小） | 中等 | 高難度（熱/電權衡） |
| 換層管理 | 過孔 + 縫合過孔 | 過孔 + 背面 RDL | 過孔 + 縫合過孔 | TSV + RDL |
| 設計工具成熟度 | 成熟（SI/PI 聯合模擬） | 發展中（需協同封裝設計） | 較成熟 | 前沿探索 |
上下游
產業鏈定位
【上游：工具與材料】
EDA 工具商 ──→ SI/PI 模擬工具（含 Return Path 分析模組）
├── Ansys (HFSS, SIwave)
├── Cadence (Clarity, Sigrity)
├── Keysight (ADS, PathWave)
└── Siemens EDA (HyperLynx)
材料商 ──→ 高速基板材料（低 Dk/Df）、去耦電容
├── 生益科技、聯茂（覆銅板）
├── Murata、TDK（去耦電容）
└── 杜邦、Isola（高速材料）
【中游：設計與製造】
PCB 設計商/EMS ──→ 高速 PCB 設計（Return Path 審查是關鍵環節）
封裝基板廠商 ──→ ABF 基板、矽中介層
├── 欣興電子、揖斐電（Ibiden）、新光電氣（Shinko）
└── 台積電（CoWoS 內部）
晶片設計公司 ──→ 晶片封裝協同設計中的 Return Path 最佳化
【下游：終端應用】
AI 伺服器 ──→ GPU 模組 PCB、NVLink 橋接器
資料中心交換器 ──→ 高速背板/線卡
HPC/AI 訓練叢集 ──→ 整體互連拓撲中的訊號完整性保障關鍵指標
| 指標 | 定義 | 典型要求/參考範圍 | 說明 |
|---|---|---|---|
| 阻抗連續性（Impedance Continuity） | 沿訊號路徑的特性阻抗波動程度 | 單端 50Ω ±10%（典型）；差分 85-100Ω ±10% | Return Path 不連續直接導致阻抗突變 |
| 迴路面積（Loop Area） | 訊號路徑與返回路徑圍成的面積 | 越小越好；設計準則通常要求迴路最大尺寸 < λ/10（λ 為訊號最高頻率對應波長） | 直接影響輻射 EMI 和迴路電感 |
| 迴路電感（Loop Inductance） | 訊號+返回路徑構成的閉合迴路總電感 | 目標 < 數百 pH/mm（量級估算，依幾何而定） | 電感越低，訊號完整性越好 |
| S 引數（S11/S21） | 反射/插入損耗的頻域表徵 | S11 < -15dB（良好匹配）；S21 儘量接近 0dB | Return Path 問題會在特定頻點引起 S11 尖峰 |
| 眼高/眼寬（Eye Height/Width） | 時域訊號質量的直觀指標 | 依協議要求；PCIe Gen5 等有明確 Mask | Return Path 劣化 → 眼圖閉合 |
| EMI 輻射 | 電磁干擾水平 | 需滿足 FCC/CE 等認證標準 | 迴路面積越大，輻射越強 |
| 去耦電容 ESL | 平面切換時橋接電容的等效串聯電感 | 目標 < 100-300 pH（依頻率需求） | ESL 過高 → 高頻迴流通道受阻 |
供需與市場資料
Return Path 並非獨立市場，而是嵌入在以下市場的技術要素中：
| 相關市場 | 規模參考 | 與 Return Path 的關係 |
|---|---|---|
| EDA 工具（SI/PI 模擬） | 全球 EDA 市場約 $15-18B（2023年，行業估算） | SI/PI 模擬工具的核心功能之一就是 Return Path 分析 |
| 高速 PCB 設計服務 | 難以獨立統計，嵌入 EMS/ODM 產值 | Return Path 審查是高速 PCB 設計的關鍵節點 |
| 先進封裝基板（ABF 基板等） | ABF 基板市場約 $6-8B（行業估算） | 基板設計直接影響封裝內 Return Path 品質 |
| AI 伺服器 | 2023年全球 AI 伺服器市場約 $40-50B（行業估算） | 高速互連的 Return Path 設計是 AI 伺服器可靠執行的技術保障 |
需求驅動
- AI 晶片資料速率持續提升：每一代產品（Hopper → Blackwell → Rubin…）的互連速率都在提升，對 Return Path 設計精度的要求水漲船高
- 先進封裝滲透率提升：CoWoS 等封裝技術的大規模應用使封裝內 Return Path 管理成為新的技術焦點
- 訊號完整性人才缺口：具備高速 Return Path 設計能力的工程師供不應求
代表公司與資本對映
| 角色 | 代表公司 | 與 Return Path 的關聯 |
|---|---|---|
| EDA 工具 | Ansys (ANSS)、Cadence (CDNS)、Siemens EDA | 提供 SI/PI 聯合模擬工具，Return Path 分析是核心模組 |
| 高速基板材料 | 生益科技 (600183)、聯茂 (6213.TW)、Isola | 低損耗材料保證高頻下 Return Path 的電氣效能 |
| 去耦電容 | Murata (6981.T)、TDK (6762.T)、Samsung Electro-Mechanics | 高頻去耦電容是平面切換時 Return Path 的關鍵橋接 |
| 先進封裝 | 台積電 (TSM)、日月光 (3711.TW)、長電科技 (600584) | CoWoS 等封裝中 Return Path 管理影響良率和效能 |
| 封裝基板 | 欣興 (3037.TW)、Ibiden (4062.T)、Shinko (6967.T) | 基板設計質量直接影響 Return Path 完整性 |
| AI 晶片設計 | NVIDIA (NVDA)、AMD (AMD) | 晶片封裝協同設計需深度考慮 Return Path |
| 高速聯結器/纜線 | Amphenol (APH)、TE Connectivity (TEL) | 聯結器設計中 Return Path 管理影響鏈路級訊號完整性 |
投資邏輯
核心觀點
Return Path 本身不是獨立投資標的，但它是理解 AI 硬體訊號完整性賽道的底層邏輯鑰匙：
-
EDA/模擬工具：隨著互連速率提升和封裝複雜度增加，SI/PI 模擬需求（含 Return Path 分析）是高確定性增長賽道。Cadence、Ansys 等公司的訊號完整性業務線持續受益。
-
高速材料：低 Dk/Df 基板材料的需求與 Return Path 設計精度直接相關。更高頻率 = 更低容許損耗 = 更高階材料 = 更高 ASP。
-
先進封裝：CoWoS 產能緊張的背後，Return Path 管理是良率和效能的關鍵變數之一。封裝工藝能力（RDL 精度、平面層質量）直接影響最終產品。
-
去耦電容：看似不起眼的被動元件，是 Return Path 跨平面切換的命門。高頻、小封裝、低 ESL 的 MLCC 需求持續增長。
風險提示
- Return Path 設計屬於工程know-how，難以直接量化其商業價值
- 行業對 Return Path 重要性的認知已較成熟，不存在預期差
常見誤讀糾偏
誤讀 1：“Return Path 就是接地”
糾偏：Return Path ≠ 接地。迴流電流會走阻抗最低的路徑返回源端，這條路徑可能是地平面，也可能是電源平面，甚至在某些情況下是相鄰訊號線（差分對的互補訊號線互為 Return Path）。關鍵不是”接什麼地”，而是”迴路閉合的阻抗和麵積”。
誤讀 2：“低速訊號不需要考慮 Return Path”
糾偏：嚴格來說，任何訊號都需要閉合迴路，Return Path 始終存在。但在低速（遠低於訊號傳播延遲）時，Return Path 的質量對訊號完整性影響可忽略。隨著頻率上升，迴路電感和麵積的影響急劇放大，Return Path 設計從”可以忽略”變為”至關重要”。業界經驗估算，當訊號上升時間對應的有效頻率分量的波長可比擬於迴路尺寸時，Return Path 問題開始顯現。
誤讀 3：“敷銅就是好的 Return Path”
糾偏：完整的銅皮是必要條件，但不是充分條件。如果訊號走線下方的銅皮被過孔陣列大量穿透、被走線切割、或存在狹縫/槽口，迴流電流會被迫繞行，迴路面積和電感仍然會惡化。關鍵不是”有沒有銅”，而是”銅在訊號走線正下方是否連續”。
誤讀 4：“差分訊號不需要考慮 Return Path”
糾偏：差分對中的兩根線互為迴流路徑的一部分，但差分訊號並非”不需要 Return Path”——差分對仍然需要參考平面來控制阻抗和抑制共模噪聲。參考平面的質量影響差分阻抗的精確度和共模到差分的轉換（Mode Conversion，Scd21/Sdc21）。在 PCIe Gen5+ 等嚴苛應用中，差分對的參考平面 Return Path 管理同樣至關重要。
學習路徑
入門階段
- 概念建立：閱讀 Eric Bogatin《Signal and Power Integrity - Simplified》（訊號完整性與電源完整性分析）的前幾章，建立 Return Path 的直覺
- 動畫/影片：YouTube 搜尋 “Return Path signal integrity”，有多位 SI 工程師製作的視覺化講解
進階階段
- 模擬實踐：使用免費/試用版 SI 模擬工具（如 Ansys SIwave 學生版、Keysight ADS 學習版），搭建簡單傳輸線模型，觀察 Return Path 斷裂對 S 引數的影響
- 論文閱讀：IEEE/EDAPS/DesignCon 論文中搜索 “return path discontinuity”，瞭解學術界的研究方法
專家階段
- 行業標準：研讀 PCIe、DDR5、HBM 等協議規範中的訊號完整性章節，理解協議層面對 Return Path 的隱含要求
- 實盤設計：參與高速 PCB 或封裝基板設計專案，在實際約束（走線密度、層數限制、成本）下平衡 Return Path 品質
- 跨域融合：將 Return Path 分析與電源完整性（PI）、熱管理（Thermal）、EMC 聯合考慮，形成系統級思維
推薦資源
| 資源 | 型別 | 說明 |
|---|---|---|
| Eric Bogatin 《Signal and Power Integrity - Simplified》 | 書籍 | 入門經典，Bogatin 是 Return Path 概念推廣者之一 |
| Howard Johnson 《High-Speed Digital Design》 | 書籍 | 黑魔法書，涵蓋 Return Path 與 EMI 的深層關聯 |
| Rick Hartley 課程/演講（YouTube 可查） | 影片 | 實戰派，多次在 DesignCon 演講 Return Path 設計 |
| DesignCon 會議論文集 | 論文 | 每年大量 Return Path 相關前沿研究 |
| Cadence/Ansys 官方技術部落格 | 部落格 | 應用導向，配合工具講解 Return Path 分析方法 |
一句話總結
Return Path 是高速訊號系統的”隱形命脈”——你看到的是訊號走線，決定成敗的往往是看不見的迴流路徑；在 AI 晶片互連速率每代翻倍的時代，Return Path 管理從 PCB 設計規範升級為封裝-系統協同最佳化的核心議題。
延伸閱讀與來源
學術/行業來源
- Bogatin, E. “Signal and Power Integrity - Simplified”, 3rd Edition, Pearson
- Johnson, H. & Graham, M. “High-Speed Digital Design: A Handbook of Black Magic”, Prentice Hall
- Rick Hartley, “How to Achieve Proper Grounding”, DesignCon Technical Program（多次演講，可在 YouTube 檢索）
- Eric Bogatin, “Return Path Discontinuities” 系列文章, Signal Integrity Journal (signalintegrityjournal.com)
- IEEE Xplore 搜尋 “return path integrity” + “high speed” 可獲得大量相關論文
- 各晶片廠商（NVIDIA、AMD、Intel）技術白皮書中關於封裝訊號完整性設計的章節
資料與市場規模
- EDA 市場規模：行業公開估算，各家口徑略有差異，此處取 $15-18B 範圍
- ABF 基板市場：行業公開估算
- AI 伺服器市場：IDC/Gartner 等機構季度報告（需注意各機構定義口徑差異）
工具廠商技術文件
- Ansys SIwave 使用者指南：Return Path 分析章節
- Cadence Sigrity 技術文件：PowerSI/Speed2000 中的迴流路徑分析
- Keysight PathWave ADS 訊號完整性模擬教程
免責宣告：本頁內容為技術概念學習材料，不構成投資建議。市場規模資料為行業估算，具體數字以各機構正式釋出為準。涉及的具體技術規格以廠商官方揭露為準。