Radix

3 秒看懂

Switch Radix（交換晶片基數）指單個交換晶片可支援的最大埠數量，它直接決定了一臺交換器在單層網路中的“扇出”上限與非阻塞交換容量。在資料中心和AI叢集中，更高Radix意味著可以用更少的裝置層數連線更多節點，從而降低端到端時延、功耗和總擁有成本。該指標是評估商用或自研交換ASIC能力的核心引數，也是推動CLOS、Fat-Tree、Dragonfly等扁平化網路拓撲演進的根本硬體約束。

3 分鐘產業解釋

在網路交換架構中，Radix 特指單顆交換晶片內部crossbar和排程器能夠管理的最大獨立邏輯埠數。例如，一顆 64-radix 晶片最多可提供 64 個全雙工埠（每個埠速率可以是100G、400G乃至800G），其晶片總頻寬等於 Radix 乘以單埠速率。產業中商用晶片的典型產品如 Broadcom Tomahawk 系列，通過靈活分配高速SerDes通道，允許使用者將物理埠配置為不同速率檔位，從而改變表觀 Radix 數值——Tomahawk 4 以256個邏輯埠實現 25.6 Tbps 總頻寬，Tomahawk 5 同樣提供最多 256 個邏輯埠但總頻寬倍增至 51.2 Tbps。

高 Radix 交換晶片是建置大規模兩層或三層 CLOS 網路的基石。當單個晶片可連線的下游裝置數量足夠大時，Leaf-Spine 網路可以在不新增主Spine層的情況下覆蓋數千乃至上萬個伺服器節點，避免因層次增加帶來的額外跳數、光模組和線纜消耗。在 AI 訓練叢集中，萬卡、十萬卡甚至更大規模的叢集要求每一層 Spine 必須擁有極高的 Radix，以避免出現收斂比或拓撲分層過多的窘境。當前產業正沿著兩個方向突破 Radix 限制：一是繼續提升單die內 SerDes 密度和時鐘速率（112 Gbps 向 224 Gbps 演進），二是在單封裝內通過 Chiplet 互聯絡多顆交換 die 以實現等效的超高 Radix，同時結合共封裝光學（CPO）將光引擎靠近交換晶片來緩解面板密度與功耗壓力。

技術原理

Switch Radix 的物理基礎是交換晶片內部的交叉開關矩陣（crossbar）和與之匹配的排程器、緩衝區、SerDes 通道。crossbar 實現任意輸入埠到輸出埠的全連線，其規模為 N×N，其中 N 就是該晶片的 Radix。對於 N 個埠，全互連 crossbar 的連線和交叉點數量約按 O(N²) 增長；這不僅推高片上面積和金屬層資源需求，還導致功耗隨埠數急劇增加。另一方面，為保證無阻塞交換，每個輸入埠都必須擁有線速的緩衝區寫入頻寬，而整個晶片的總緩衝區頻寬等於 Radix × 埠速率，呈線性增長，但排程器必須在每個時鐘週期內完成 N 個輸入到 N 個輸出的匹配決策（如 iSLIP、PIM 演算法），其硬體實現複雜度往往隨 N 平方或更高階次增長。

   [ 埠1 ]--+          +--[ 埠 R ]
               |          |
   [ 埠2 ]--+  Crossbar+--[ 埠 R+1 ]
               |          |
      ...      |   Scheduler / Buffer ...
               |          |
   [ 埠N ]--+          +--[ 埠 2N ]

高速 SerDes 通道是構成物理埠的基礎。當前主流 112 Gbps PAM4 SerDes 可捆綁為 400G（4通道）或 800G（8通道）埠，因此邏輯埠數與物理 SerDes 條數之間存在對映關係。例如，擁有 256 條 112 Gbps SerDes 的晶片，若配置 800G 埠則 Radix 上限為 32，若配置 400G 埠則為 64，若配置 200G 埠則為 128，若配置 100G 埠則可達到 256。產業界通常以最大可支援邏輯埠數作為該晶片的 Radix 標稱值，但實際組網中 Radix 與埠速率之間存在取捨。

封裝與引腳密度是限制 Radix 的另一硬約束。每個 SerDes 通道對應晶片引腳上的一對差分訊號，幾百條 SerDes 所需的物理引腳（或 bump）數量龐大，要求先進的 BGA/interposer 封裝技術。共封裝光學（CPO）試圖將光收發功能移入晶片封裝內，用光纖代替銅纜，從而突破面板訊號完整性和散熱瓶頸，為更高 Radix 探索鋪路。

關鍵引數

• 邏輯 Radix：交換晶片可提供的最大獨立邏輯埠數。如 Broadcom Tomahawk 5 最大 256 埠（來源：Broadcom 2022年產品釋出）；Marvell Teralynx 10 支援 256 埠（來源：Marvell 2023年產品釋出）；Cisco Silicon One G200 支援 256 埠（來源：Cisco 2023年產品釋出）。該引數通常基於最小埠速率配置（如100G或200G）。
• 總晶片頻寬：Radix × 埠的最高速率。Tomahawk 5：51.2 Tbps；Cisco G200：51.2 Tbps；Marvell Teralynx 10：51.2 Tbps。同樣為 256 Radix，當埠速率升級至 800G 時，總頻寬可達 102.4 Tbps，但此時的邏輯 Radix 可能降至 128（若 8通道捆綁）或更低。下一代 102.4 Tbps 晶片預計將 Radix 推至 512（200G 埠）或保持 256（400G/800G 配置）。
• SerDes 速率與通道數：當前主流 112 Gbps PAM4；2024—2025 年行業正在向 224 Gbps PAM4 演進。單晶片 SerDes 通道數通常為 256 或 512，對應總頻寬（如 512×224 Gbps = 114.6 Tbps 未扣除編碼開銷）。產品例項如 Broadcom 已在 2024 年測試 224G SerDes（公開資料未見商用產品 Radix 詳情）。
• 功耗效率：通常以 pJ/bit 衡量。例如某 51.2 Tbps 晶片典型功耗約 500—800W（根據不同引用源估測，公開資料未見精確對比），對應的 pJ/bit 約 10—15 pJ/bit。隨 SerDes 速度提升和 Radix 增大，功耗密度成為瓶頸，CPO 被視作將 pJ/bit 降低至 5 以下的關鍵技術路徑。
• 轉發延遲：單晶片 cut-through 延遲通常在 500 ns 到 1 μs 量級，具體因緩衝大小、排程模式而異，與 Radix 無簡單線性關係，但在同一代工藝下，Radix 增大可能導致延遲輕微增加。網路扁平化帶來的跳數減少可顯著降低端到端總延遲。
• 緩衝區大小：片上緩衝通常以 MB 度量，隨 Radix 和埠速率增加成比例上升以保證無丟包吞吐，但具體大小屬晶片設計機密，公開資料未見統一定量標準。

技術路線

圍繞如何提升交換晶片 Radix，產業正沿著單晶片增強、Chiplet 整合、光學協同三條路徑並行探索：

1. 單晶片尺寸與工藝演進：利用更先進製程（5 nm / 3 nm）增大 die 面積、容納更多 SerDes 通道和更大 crossbar，典型如 51.2 Tbps 一代晶片。該路線因光罩極限和功耗牆約束，Radix 上限約在 256～512 區間。
2. Chiplet 多 die 整合：將多個交換晶片 die 通過中間介層（interposer）或 EMIB 連線，對外表現為一個超大 Radix 交換實體。例如 Intel Tofino 系列未公開過多 die 產品，但學術機構和部分雲端廠商已在研究 Chiplet 交換架構。Chiplet 路線可打破單 die 的物理限制，代價是介面頻寬和功耗開銷，以及排程器跨 die 協調的複雜度急劇上升。
3. 共封裝光學（CPO）：將光引擎（矽光或InP）與交換 ASIC 封裝在同一基板上，使 I/O 從電訊號轉換為光纖，極大提高面板頻寬密度，並緩解高速銅纜的損耗與散熱問題。2024年—2025年，Cisco、Broadcom、Marvell 等先後展示了 CPO 交換器原型，部分雲端服務商已在試驗部署。CPO 有望將等效 Radix 提升至 512 甚至 1024，但商業成熟度、可靠性和成本仍處於早期階段。

下表總結了不同 Radix 水平下的典型架構權衡（基於產業共識，非特定產品引數）：

維度	低 Radix (≤64)	中 Radix (64–128)	高 Radix (128–256)	超高 Radix (>256)
典型網路層次	3 層以上（核心-匯聚-接入）	2～3 層	2 層或扁平 Dragonfly	1～2 層
跨節點跳數	≥4	3～4	2～3	≤2
晶片實現複雜度	低，單 die	中	高，先進單 die 或 Chiplet	極高，Chiplet/CPO 主導
單晶片功耗	低，但全網總功耗高	中等	較高，全網總功耗降低	高階，總能耗顯著降低
適用場景	企業園區、小型資料中心	傳統雲端資料中心 Spine	大規模雲端/AI 訓練 Spine	超大規模 AI 叢集、科學計算

公開資料未見關於各路線市場份額的精確統計資料，但從產品釋出節奏看，2024—2025 年 51.2 Tbps（256 Radix）晶片處於大批次部署期，下一代 102.4 Tbps（預期 Radix 256～512）已進入取樣或早期測試階段，CPO 產品仍在小規模試用。

上游

高 Radix 交換晶片的上游供應鏈包含多個關鍵環節：

• SerDes IP 與高速介面：晶片內的 112 Gbps/224 Gbps PAM4 SerDes 依賴於第三方 IP 授權或自研團隊。主要供應商包括 Synopsys、Cadence、Rambus 等（來源：各公司官方產品資料）。224G SerDes 在矽驗證和功耗方面仍有技術挑戰，是決定下一代晶片 Radix 上限的關鍵。
• 先進封裝與載板：高 Radix 晶片因需引出數百路高速訊號，普遍採用台積電 CoWoS、英特爾 EMIB 等 2.5D/3D 封裝，以及高層數 ABF 載板。封裝產能和良率直接影響晶片供貨節奏。先進封裝供應商包括台積電、英特爾、三星、安靠（Amkor）等。
• 高速 PCB 與聯結器：交換器系統需要超低損耗板材和背板聯結器，以在面板上實現大量 400G/800G 埠。供應商如 Amphenol、Molex、TE Connectivity、生益科技、聯茂等。
• 光引擎與矽光晶片：CPO 路線催生了矽光子 PIC 的獨立產業鏈，包括光引擎（如 Intel、Ayar Labs、Ranovus）、雷射器和光纖陣列（FAU）。這些元件的封裝一致性和功耗是關鍵指標。
• 晶圓製造與工藝：台積電 N5、N3 工藝是當前 51.2Tbps 晶片主力節點，三星、Intel Foundry 也有版面配置。更先進的工藝可以降低單個 SerDes 功耗，提升同等功耗下的 SerDes 整合數量。

下游

高 Radix 交換晶片最終融入各級資料中心網路裝置，服務以下典型下游群體：

• 超大規模雲端服務商（Google、Amazon、Microsoft、Meta、阿里、騰訊等）：依賴高 Radix 晶片建置大規模 CLOS 網路，用於通用計算、AI 訓練/推論叢集。部分雲端商還啟動自研晶片專案，形成對商用晶片的替代需求。
• AI/HPC 叢集運營商：如 OpenAI、Anthropic、xAI、國家超算中心等，這些叢集規模往往達數萬乃至十萬卡，對扁平化網路有極高需求，是最早部署 51.2Tbps 及以上晶片的先鋒使用者。
• 電信運營商與邊緣資料中心：對 Radix 需求相對較低，但 5G 核心網部分場景也開始引入高密度 100G/400G 交換。
• 金融交易、內容分發等對低時延有極致要求的場景：受益於高 Radix 網路扁平化帶來的微秒級端到端延遲改善。
• 交換器系統整合商：將交換晶片製造為白盒或品牌交換器，再交付終端使用者，是晶片到實際部署的關鍵中間層。代表企業如 Arista、Cisco、Juniper、Accton、Celestica、廣達（Quanta Cloud）等。

受益公司

以下公司作為高 Radix 交換晶片/交換器/元件的供給方，可能從市場增長中受益（僅做事實陳述，不構成任何投資建議）：

• 商用交換晶片供應商：
  • Broadcom（NASDAQ:AVGO）：Tomahawk 4 和 5 系列是超大規模資料中心的主力產品，Trident 系列覆蓋中低 Radix。在 2023 財年，Broadcom 的網路晶片營收佔其半導體業務的很大份額（具體佔比公開資料未見拆分）。
  • Marvell Technology（NASDAQ:MRVL）：Teralynx 10 交換晶片進入 51.2 Tbps 市場；收購 Innovium 獲得低延遲交換技術，拓展雲端運算版圖。
  • Cisco Systems（NASDAQ:CSCO）：Silicon One 系列同時供應自用和零售，G200 支援 51.2 Tbps，依託其廣泛的客戶生態。
  • NVIDIA（NASDAQ:NVDA）：通過 Mellanox 業務（現為 NVIDIA Networking）提供 Spectrum 系列交換晶片，Spectrum-4 達到 51.2 Tbps，且與自家 InfiniBand 形成互補。
  • Intel（NASDAQ:INTC）：Tofino 系列可程式設計交換晶片（未強調高 Radix），在部分場景具備競爭力，但其在高 Radix 市場聲量較小。
• 交換器系統製造商：Arista、Cisco、Juniper、新華三、華為等，這些廠商在高速 DC 交換器市場佔據主要份額。
• 光學與聯結器供應商：
  • Coherent, Lumentum, Fabrinet 等光收發器製造商直接受益於埠速率提升驅動的光模組需求激增。
  • Ayar Labs（未上市）、Alphawave Semi（IP 和 CPO 解決方案）等。
• 先進封裝與測試：台積電（TSMC）、英特爾、安靠等，以及高速測試裝置供應商如 Advantest、Teradyne。
• 雲端自研晶片團隊：不直接構成公開上市實體，但其採購和服務鏈條上的 ASIC 設計服務公司（如 Marvell ASIC、Broadcom ASIC 部門）、IP 供應商等間接受益。

注意：板塊表現受多重因素影響，以上僅列舉產業鏈相關公司，不表達對其股價或估值的態度。

市場規模

截至撰稿時，公開資料未見直接針對“交換晶片 Radix”這一維度的細分市場規模統計。 相關市場通常以資料中心乙太網路交換器、AI 後端網路、高速交換晶片整體口徑來估算。

• 根據 Dell’Oro Group 釋出的《Ethernet Switch – Data Center 5-Year Forecast Report》（2024年7月版）摘要，2023 年全球資料中心乙太網路交換器市場營收約 210—230 億美元（不同引源略有出入，非本文直接引用），其中 200/400 Gbps 及以上高速端口占比快速上升，預計到 2027 年將貢獻超過一半的市場產值。
• AI 後端網路（Back-End Network）正成為獨立的增長極。650 Group 估算，2024 年用於 AI 後端的高速乙太網路交換晶片/系統市場約 XX 億美元（該資料未公開確認，不宜引用具體值），但其增速遠高於傳統資料中心網路。
• 從端口出貨量看，根據 LightCounting，2023 年全球資料中心 400G 及以上光模組出貨量約 數百萬只（具體數字公開資料未見統一口徑），高 Radix 交換器正是驅動這種高速光模組需求的重要動力。
• Radix ≥128 的高階交換晶片目前在整體交換晶片市場中的營收佔比約為 30%—50%（市場調研訪談中的業內共識估計，缺乏準確資料佐證），且隨著 AI 叢集規模擴張和 800G 埠開始部署，該佔比有望進一步攀升。

綜合來看，Scale-Out AI 網路的持續資本支出將推動高 Radix 晶片市場以高於行業平均的速度增長，但具體的市場容量數值請參考最新版的 Dell’Oro、650 Group、LightCounting 和 Omdia 等研究報告。

玩家對比

以下基於公開資料對比主要高 Radix 交換晶片供應商在 2024—2025 年的產品與技術路線（僅反映已知引數，非全面競品分析）：

供應商	旗艦交換晶片	最大邏輯 Radix	總頻寬	SerDes 速率	製程	特殊技術
Broadcom	Tomahawk 5	256（200G埠配置）	51.2 Tbps	112 Gbps PAM4	5nm	廣泛用於超大規模客戶，配套 Jericho3 提升路由能力；224G SerDes 版本已宣佈
Marvell	Teralynx 10	256（200G埠配置）	51.2 Tbps	112 Gbps PAM4	5nm	低延遲設計，統一架構覆蓋交換、路由；注重客戶可程式設計性
Cisco	Silicon One G200	256（200G埠配置）	51.2 Tbps	112 Gbps PAM4	5nm	統一矽架構，同時供自己交換器和對外銷售；CPO 原型已展示
NVIDIA	Spectrum-4	256（200G埠配置）	51.2 Tbps	112 Gbps PAM4	5nm（推定）	針對 RoCE/RDMA 最佳化，與自家 DPU/GPU 生態深度繫結
Intel	Tofino 系列	公開資料未見高 Radix 產品	未超過 12.8 Tbps	56/112 Gbps	7nm	可程式設計性強，聚焦靈活性而非極致 Radix

雲端廠商自研晶片（未公開完整規格）：

• Google：自研 Jupiter 網路使用自研交換晶片，最新一代的 Radix 估計可能在 128～256 水平，具體數字未公開。
• Amazon：AWS Nitro 和 AISI 包含自研交換元件，針對自家拓撲最佳化，未公佈 Radix。
• Microsoft Azure：曾公佈自研 SONiC 交換器使用商用晶片，但也有自研 ASIC 專案報道，細節未知。
• 阿里雲端：基於自研交換晶片的“高效能網路”已部署，公開資料未見 Radix 細節。

對比要點：商用晶片的 Radix 普遍達到 256 量級，且橫向對比差異不大，真正的差異體現在排程器架構、緩衝設計、可程式設計性、CPO 整合進度以及與整體生態系統（如 NVIDIA 的 GPU+網絡卡+交換器）的耦合度。雲端自研晶片則更多追求與本身基礎設施的垂直最佳化，Radix 或許並非唯一優先指標。

風險

1. 自研晶片蠶食商用市場：大型雲端服務商為降低依賴、最佳化 TCO，持續投入自研交換 ASIC，長期看可能壓縮 Broadcom、Marvell 等商用晶片供應商的份額。由於自研晶片的具體出貨量非公開，該程序的速度和影響程度難以量化（公開資料未見自研晶片在資料中心交換器份額的精確統計）。
2. 技術路線不確定性：Chiplet 和 CPO 雖被視為突破 Radix 極限的關鍵路徑，但兩路線均面臨技術成熟度、量產良率、標準化、成本等重大障礙。如果進展不及預期，未來數代晶片 Radix 的增速可能放緩，延緩網路扁平化程序。
3. 功耗與散熱挑戰：高 Radix 晶片的單器件功耗已接近風冷散熱極限，液冷和更復雜的散熱系統增加機架成本和運維複雜度。若高功耗帶來故障率上升，可能影響部署意願。
4. AI 資本支出週期性：高 Radix 晶片需求與 AI 叢集建設高度相關。如果 AI 投資熱潮出現階段性回落，相關晶片和系統訂單將受到較大沖擊。
5. 供應鏈地緣政治風險：先進製程、封裝和 SerDes IP 集中在少數供應商，尤其是台積電 CoWoS 產能，可能在需求旺盛期造成供貨瓶頸，影響所有依賴高 Radix 晶片的商業計劃。
6. 互連標準的碎片化：800G 及以上埠的電氣與光學標準（如 OSFP、QSFP-DD、CPO 介面）仍在演進，標準未定可能引發重複開發成本和相容風險。

誤讀糾偏

• 誤讀 1：“交換器面板埠數 = 晶片 Radix”。
  糾正：一臺交換器可能內建多顆交換晶片通過板內互聯構成更大交換矩陣，其前面板總埠數可能數倍於單晶片 Radix。Radix 特指單晶片的最大埠容量，是理解網路拓撲設計的基礎，不能與整機埠密度混淆。

• 誤讀 2：“高 Radix 晶片的單埠成本一定更低”。
  糾正：高整合度可以減少網路層次和裝置數，但高 Radix 晶片本身開發成本、先進封裝成本更高，單晶片售價昂貴。TCO 優勢需在網路層級簡化和跨層協同中體現，並非簡單的埠平均價格下降。

• 誤讀 3：“只要 SerDes 速率加倍，等效 Radix 就會倍數增長”。
  糾正：SerDes 速率提升能提高給定物理引腳數下的總頻寬，但邏輯埠數與 Radix 數取決於埠配置。如果用 224G SerDes 做 800G 埠，所需通道數不變，Radix 不會翻倍；如果允許更低的埠速率（如從 400G 降至 200G），則 Radix 會增加。因此 Radix 的提升依賴於 SerDes 通道數量的實質增長或埠速率的設定，而非單一提升 SerDes 速率。

• 誤讀 4：“Radix 越高，晶片轉發延遲越低”。
  糾正：單晶片內部 crossbar 和緩衝區隨 Radix 增大可能帶來微量的延遲增加，真正的延遲最佳化來自網路跳數減少。高 Radix 讓扁平拓撲成為可能，從而縮短整網通訊延時，而非晶片自身加速。

• 誤讀 5：“只要有了高 Radix 晶片，就能輕鬆建置無收斂網路”。
  糾正：Radix 只是提供可能性，實際組網還需考慮光模組成本、布纜複雜度、故障域大小、功率分配等。很多叢集設計方案會故意採用一定的收斂比以平衡成本和效能，高 Radix 給予了設計靈活性，但並非一定要建置無收斂網路。

最新事件

• 2024 年 3 月：Broadcom 在投資者會議上表示，其 51.2 Tbps Tomahawk 5 已進入大批量出貨，同時下一代 224G SerDes 的交換晶片正在開發中，預計將引領 102.4 Tbps 時代（來源：Broadcom 公開演示稿）。
• 2024 年 8 月：Marvell 舉辦行業分析師日，透露 Teralynx 10 已獲多個 AI 超大規模客戶的設計訂單，並展示了一款基於 3nm 工藝、整合 CPO 的下一代交換平台概念。
• 2024 年 10 月：Cisco 在 OCP Global Summit 展出基於 Silicon One G200 的 CPO 交換器原型，演示 51.2 Tbps 下光學互聯可行性，並宣佈計劃 2025 年中期開始提供樣品（來源：Cisco 新聞稿）。
• 2025 年 1 月：NVIDIA 宣佈 Spectrum-X 乙太網路平台被 OpenAI、xAI 等選用於萬卡叢集互聯，其核心 Spectrum-4 晶片的 256 Radix 能力成為高通量低時延的關鍵。
• 2025 年 2 月：台積電 2024 年四季度財報電話會議提及，由於 AI/HPC 相關網路晶片需求強勁，CoWoS 先進封裝產能利用率持續滿載，多家交換晶片客戶正預定 2025 年的封裝產能份額，間接反映出高 Radix 晶片的旺盛需求。
• 2025 年 4 月：OCP 區域峰會期間，多家交換器廠商展示了採用 224G SerDes 的下一代 102.4 Tbps 白盒交換器樣機，預計 2025 年底開始小批次送樣，邏輯 Radix 最高可使能 512 個 200G 埠或 256 個 400G 埠（公開報道綜合）。
• 2025 年初：矽光子初創公司 Ayar Labs 宣佈與一家頭部交換晶片供應商達成戰略合作，共同開發內嵌光 I/O 的下一代高 Radix 交換 FPGA 與 ASIC 平台，目標將等效 Radix 提升至千級（公開資料未見具體產品時間表）。

上述事件表明，高 Radix 競爭已從單純的埠數量比拼，轉向 SerDes 速率、CPO/光 I/O 整合、先進封裝和交換器系統整合的綜合競爭。

追蹤指標

追蹤 Switch Radix 及相關產業動態可關注以下指標和資料來源：

• 新晶片釋出與 Radix 數值：關注主要供應商（Broadcom、Marvell、Cisco、NVIDIA）官方產品路線圖，尤其注意邏輯埠數、總頻寬和 SerDes 通道數。
• SerDes 速率演進：112G → 224G PAM4 的商用落地時間，以及是否出現 112G 向 224G 過渡的相容性問題。
• CPO/光 I/O 量產時點：交換器原型展示、客戶試用與批量出貨的公告，是判斷超高 Radix 實現路徑成熟度的關鍵。
• 先進封裝產能：台積電、英特爾等關於 CoWoS/EMIB 產能的季度資料，以及交換晶片客戶的訂單可見度。
• AI 叢集規模公開資訊：Meta、Google、Microsoft 等公佈的 AI 訓練叢集節點數量及網路架構更新，反映對高 Radix 的實際需求牽引。
• 標準化進展：IEEE 802.3df（800G）、802.3dj（1.6T）工作組進展，OIF 關於 224G 電介面與 CPO 的規範制定，這些直接影響埠速率與 Radix 的對應關係。
• 第三方市場資料：Dell’Oro 每個季度的資料中心交換器市場追蹤（可按埠速率分類析出高速段增長），650 Group 有關 AI 後端網路的專題報告，LightCounting 的光模組出貨資料等。雖無直接的 Radix 統計，但高速端口出貨量增幅可作為代理指標。
• 雲端廠商自研晶片動態：關注專利、招聘資訊及學術論文，以側面評估自研晶片對高 Radix 商用市場的影響。

信源

• Dally, W. J., & Towles, B. P. (2004). Principles and Practices of Interconnection Networks. Morgan Kaufmann. —— 交換網路與拓撲的經典教材，詳述 crossbar、排程演算法及 CLOS 網路原理。
• Al-Fares, M., Loukissas, A., & Vahdat, A. (2008). A scalable, commodity data center network architecture. ACM SIGCOMM Computer Communication Review. —— Fat-Tree 拓撲及其與埠數關係的基礎論文。
• Broadcom Inc. (2022). Broadcom Ships Tomahawk 5, World’s Fastest Ethernet Switch Chip. [Press Release]. —— 提供 Tomahawk 5 的 Radix 與頻寬資料。
• Marvell Technology (2023). Marvell Teralynx 10 51.2T Ethernet Switch Chip. [Product Brief]. —— Teralynx 10 引數依據。
• Cisco Systems (2023). Cisco Silicon One G200 Specification. [Online]. —— G200 引數依據。
• NVIDIA (2023). NVIDIA Spectrum-4 Switch Fabric Overview. [White Paper]. —— Spectrum-4 技術特性。
• Dell’Oro Group (2024). Ethernet Switch – Data Center 5-Year Forecast Report. —— 市場規模參考。
• 650 Group (2024). AI Back-end Networks Report. —— AI 後端網路市場分析。
• LightCounting (2024). High-Speed Ethernet Optics Report. —— 光模組出貨與埠速率的關聯。
• ACM SIGCOMM, IEEE HCS (Hot Chips) 歷年技術演講——各個廠家交換晶片技術細節的會議記錄（如 Broadcom Tomahawk、Marvell Teralynx 架構演講）。
• OCP (Open Compute Project) Networking Specifications and Contributions —— 白盒交換器及 CPO 相關開源規範。

宣告：本文所有資料均來自公開可獲得的產品文件、新聞稿、行業報告及學術文獻。文中涉及的財務預測、市場份額等數字，若無法查證確切出處，則標註“公開資料未見”，以避免推測性資料誤導。本文內容僅用於技術參考和產業分析，不構成任何形式的投資建議。